华为FPGA设计高级技巧Xilinx篇---读书笔记之一设计技巧

时间:2014-1-20 ------2014-1-21

注释:在原文中使用的语言是VHDL,但是在笔记中我把它转化成verilog语言。

设计技巧

在设计过程中,经常遇到速度或面积问题:在功能基本正确之后,设计要么速度不满足要,求要么面积太大,或者两者都不满足设计要求,经常在速度和面积上花费大量的时间。本章着重从速度和面积角度出发,考虑如何编写代码或设计电路,以获得最佳的效果,但是 有些方法是以牺牲面积来换取速度,而有些方法是以牺牲速度来换取面积,也有些方法可同时获得速度和面积的好处。具体如何操作,应当依据实际情况而定在处理速度与面积问题的一个原则是:向关键路径部分要时间,向非关键路径部分要面积。为了获得更高的速度,应当尽量减少关键路径上的LUT级数,尽量压缩线延时为了获得更小的面积,在非关键路径部分上尽量优化电路结构压缩面积。

1.1 合理选择加法电路

改变赋值语句的顺序和使用信号或变量可以控制设计的结构,每一个VHDL信号赋值 进程或元件的引用对应着特定的逻辑,每个信号代表一条信号线,使用这些结构,能将不同的实体连接起来,实现不同的结构。下面的Verilog实例为加法器的两种可能的描述。

控制设计结构的另一种方法是使用圆括号来定义逻辑分组,下面的例子描述了一个4输入的加法器分组及其实现结果。

例:Z <= A + B + C + D;

转载于:https://www.cnblogs.com/xuzhi-fpga/p/3528495.html

你可能感兴趣的:(华为FPGA设计高级技巧Xilinx篇---读书笔记之一设计技巧)