学习ZYNQ之FPGA12（时钟IP核）

 

 本次实验为使用时钟IP核，输入信号有时钟信号，复位信号；输出信号为需要得到的频率。管脚信息如上。

首先在IP Catalog 中找到时钟向导 clocking wizard 进行设置；

module(
    input     sys_clk,
    input     sys_rst_n,
    
    output    clk_100m,
    output    clk_100m_108deg,
    output    clk_50m,
    output    clk_25m
);
//例化程序，在 IP sources 中可以找到，需要到信号进行重新匹配。


endmodule

在程序中，需要注意的是 IP核中的复位信号是高电平有效还是低电平有效。

程序完成后，需要进行仿真，创建激励文件：

` timescale 1ns / 1ps
module tb_ip_clk_wiz(
);

reg    sys_clk;
reg    sys_rst_n;

wire   clk_100m;
wire   clk_100m_180deg;
wire   clk_50m;
wire   clk_25m;   

always #10 sys_clk = ~sys_clk;
initial begin
    sys_clk =1'b0;
    sys_rst_n = 1'b0;
    #200
    sys_rst_n = 1'b1;


end
//例化程序

endmodule

试验中存在的问题：

always #10 sys_clk = ~sys_clk; 没有输入#10时，仿真不能进行。可能时钟信号始终在取反，变化频率太快，使得仿真时间变长。