verilog中的有符号数乘法及其乘积位宽确定

verilog中的乘法运算可如下处理：

无论正负，乘数与被乘数均以补码(two's complement)表示，同时，乘数与被乘数的高位，需补符号位至与积同宽。(即，无符号数补0，有符号数补符号位)

举例：

两个3bit数相乘，3'b101 * 3'b011

我们知道3bit可以表示U.3.0，也可以表示S.2.0.做运算时，我们知道他是表示U.3.0还是S.2.0

两个数4种组合：

1.U.3.0*U.3.0，高位补对应的符号位，变成6'b000101*6'b000011=6'b001111即5*3=15

2.U.3.0*S.2.0，高位补对应的符号位，变成6'b000101*6'b000011=6'b001111即5*3=15

3.S.2.0*S.2.0，高位补对应的符号位，变成6'b111101*6'b000011=6'b110111即-3*3=-9

4.S.2.0*U.3.0，高位补对应的符号位，变成6'b111101*6'b000011=6'b110111即-3*3=-9

乘法积位宽确定

U.3.0*U.3.0=U.6.0   [5:0]

U.3.0*S.2.0=S.5.0   [5:0]

S.2.0*S.2.0=S.5.0   [5:0]