Vivado RTL Schematic两种寄存器

使用CE 和使用MUX进行选择

eg

module module_name(
    clk    ,
    rst_n  ,
    judge,
 //   en_data,
 //   not_en_data,,
    //其他信号,举例dout
    dout
    );
    //输入信号定义
    input               clk    ;
    input               rst_n  ;
    input               judge  ;
  //  input             not_en_data;
 //   input             en_data;
    //输出信号定义
    output   [2:0]        dout   ;

    //输出信号reg定义
    reg[2:0]     dout   ;
 
 
    //时序逻辑写法
    always@(posedge clk )begin
         if(judge)begin
            dout<=dout ;
        end
        else  
            dout<=dout+2;
            
    end

    endmodule

dout 根据judge，输出dout+2或者保持dout，通常RTL使用ce寄存器表示

综合后schematic为：

如果改为

    //时序逻辑写法
    always@(posedge clk )begin
         if(judge)begin
            dout<=dout+1 ;
        end
        else  
            dout<=dout+2;
            
    end

dout为dout+1或者+2

使用的是无ce用mux