FPGA学习笔记（1）

	之前虽说有学习FPGA(主要是verilog)，但真正的具体应用还是少，基本是在修改师兄的代码。然后最近也一直在学习c和python，所以好久没看verilog了。本来真的不想再看的，但工作也是fpga方向的了，就好好重新学习吧！
quartus和vivado的使用可以看https://zhuanlan.zhihu.com/p/47708264
一、简单流水灯

波形图：

2、带分频模块的流水灯

/************************************************************************
* function: led clk slow
* time: 2019/9/16
*************************************************************************/
module led_slow (
				clk,
				rst,
				pio_led
        );
input clk;
input rst;
output reg[3:0]pio_led;
reg [1:0]state;
reg clk_slow;
reg [5:0]counter;
//时钟分频电路
always@(posedge clk or negedge rst)
	begin
		if(!rst)
			begin
				counter<=0;
				clk_slow<=0;
			end
		else
			begin
				if(counter<12)
					counter<=counter+1;
				else
					begin
						counter<=0;
						clk_slow<=~clk_slow;
					end
			end
	end
//led电路
always@(posedge clk_slow or negedge rst)
	begin
		if(!rst)
			begin
				pio_led<=4'b1111;
				state<=0;
			end
		else begin
			case(state)
				0:begin
					pio_led<=4'b0111;
					state<=1;
				  end
				1:begin
					pio_led<=4'b1011;
					state<=2;
				  end
				2:begin
					pio_led<=4'b1101;
					state<=3;
				  end
				3:begin
					pio_led<=4'b1110;
					state<=0;
				  end
				default:state<=0;
				endcase
		end
	end
endmodule
``


整体与流水灯模块一样，改动2处：
1、加了时钟分频电路每12个时钟信号变化一次
2、将时钟分频电路的值作为led电路的时钟信号
波形图：
![在这里插入图片描述](https://img-blog.csdnimg.cn/20190916193659488.png)