Verilog乘法的实现——几种使用多级流水实现方法对比(2)

实验目的

研究实现不同级流水下Verilog实现16位有符号乘法器使用的资源情况。

实验内容

1.Xilinx  Multiplier IP 配置成DSP实现( Multiplier Construction:Use Mults)

     Pipeline Stages:1 资源使用情况

Verilog乘法的实现——几种使用多级流水实现方法对比(2)_第1张图片

     Pipeline Stages:3 资源使用情况

Verilog乘法的实现——几种使用多级流水实现方法对比(2)_第2张图片

     Pipeline Stages:6 资源使用情况

Verilog乘法的实现——几种使用多级流水实现方法对比(2)_第3张图片

2.Xilinx  Multiplier IP 配置成LUT实现( Multiplier Construction:Use LUTs)

     Pipeline Stages:1 资源使用情况

Verilog乘法的实现——几种使用多级流水实现方法对比(2)_第4张图片

     Pipeline Stages:3 资源使用情况

Verilog乘法的实现——几种使用多级流水实现方法对比(2)_第5张图片

     Pipeline Stages:6 资源使用情况

Verilog乘法的实现——几种使用多级流水实现方法对比(2)_第6张图片

3.自己用RTL代码实现(待研究)

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