寄存器间数据传输时序分析之建立时间

拿触发器图为例描述两个寄存器之间的数据传输， 寄存器A下文称RA的data数据在clk的驱动下，输出到寄存器B,RB在clk上升沿采集data，时钟源为同一clk，那么有以下几个时间段：
TclkA：pad上的时钟到RA的线路时钟延时
Tco：时钟在RA中的输入端D到输出端Q的延时
Tdata：数据从RA的Q端输出到RB的D端线路上时钟延时
通过以上几个参数即可以得出数据到达RB的时间
TclkB：pad时钟到RB的线路时钟延时
假设时钟周期为T_cycle。
建立时间门限为Tsu：表示时钟采样沿来之前，数据保持稳定的最短时间。
通过Tsu即可得出采样时钟要求数据到达的时间（Required data time）
由Required data time可以得出为稳定采集数据所需要的建立时间余量（setup slack）
于是setup slack = T_cycle + TclkB - Tco - Tdata - Tsu - TclkA
当setup slack为0时，也是T_cycle最小时，此时数据到达时间等于Required data time，如果频率进一步增加，则建立时间余量为负值，即时钟采样沿到来之前，数据稳定时间小于Tsu，故而导致接收数据错误。
以上就是为什么当时钟频率高于一定值之后，芯片就不能正常工作的原因了

这个图可以比较接近的表示上述的计算，其中Tdelay即为Tdata，Tpd为TclkB，TclkA为系统钟到第一个触发器RA的时钟延时，图中没有标注，这个链接里边可以参考部分时序图
https://www.cnblogs.com/lilto/p/9581143.html