总线仲裁器的简单verilog实现
仲裁器（maybe可以《自制CPU总线这本书》）
受曹远志同学影响看了一看自制CPU这本书，看到总线部分，就想到了这个仲裁器，就写了玩玩
轮询仲裁
按序0、1、2、3、4、5…优先级一个个排下来
第一种根据输入作为状态转移条件：
//以输入信号作为状态机的转移条件，写得比较冗余
//优先级排序ABC
// 总线上挂3个信号A,B,C，仲裁信号grant[1:0]。
// grant[1:0]=2’b00 A获得总线
// grant[1:0]=2’b01 B获得总线
// grant[1:0]=2’b10 C获得总线
// 总线轮询算法a.如果当前只有一个信号请求，则处理.
// b.如果没有请求，那么A获得总线.
// c.如果同时有多个信号请求，考虑上一个请求信号，
// 如果上一个请求信号是A，那么轮询的是BCA，
// 如果上一个请求信号是B，那么轮询的是CAB，
// 如果上一个请求信号是C，那么轮询的是ABC
//
`resetall
`timescale 1ns/10ps
module bus_arbitor(clk, rst_n, signal_a, signal_b, signal_c, grant);
// I/O definition
input clk;
input rst_n;
input signal_a;
input signal_b;
input signal_c;
output [1:0] grant;
// register definition
reg [1:0] grant;
reg [1:0] ls;
// parameter definition
parameter s_null = 3'b000,
s_a = 3'b100,
s_b = 3'b010,
s_c = 3'b001,
s_ab = 3'b110,
s_bc = 3'b001,
s_ac = 3'b101,
s_abc = 3'b111;
//module part and FSM
always @(posedge clk or negedge rst_n)
if(!rst_n)// bus disable when negtive rst_n
begin
grant <= 2'b11;
//cs <= s_null;
ls <= s_null;
end
else
begin
case({signal_a, signal_b, signal_c})// bus enable with FSM
s_null:
begin
grant <= 2'b00;
ls <= s_a;
end
s_a:
begin
grant <= 2'b00;
ls <= s_a; //?
end
s_b:
begin
grant <= 2'b01;
ls <= s_b;
end
s_c:
begin
grant <= 2'b10;
ls <= s_c;
end
s_ab:
case(ls)// feedback MUX configured
s_a: begin grant <= 2'b01; ls <= s_b; end
s_b: begin grant <= 2'b00; ls <= s_a; end
s_c: begin grant <= 2'b00; ls <= s_a; end
endcase
s_bc:
case(ls)
s_a: begin grant <= 2'b01; ls <= s_b; end
s_b: begin grant <= 2'b10; ls <= s_c; end
s_c: begin grant <= 2'b01; ls <= s_b; end
endcase
s_ac:
case(ls)
s_a: begin grant <= 2'b10; ls <= s_c; end
s_b: begin grant <= 2'b10; ls <= s_c; end
s_c: begin grant <= 2'b00; ls <= s_a; end
endcase
s_abc:
case(ls)
s_a: begin grant <= 2'b01; ls <= s_b; end
s_b: begin grant <= 2'b10; ls <= s_c; end
s_c: begin grant <= 2'b00; ls <= s_a; end
endcase
default:
begin grant <= 2'b00; ls <= s_a; end
endcase
end
endmodule
第二种根据输出作为状态转移条件：
//根据输出信号来作为状态机的转移条件的，综合后发现面积更小
// 总线上挂3个信号A,B,C，仲裁信号grant[1:0]。
// grant[1:0]=2’b00 A获得总线
// grant[1:0]=2’b01 B获得总线
// grant[1:0]=2’b10 C获得总线
// 总线轮询算法:
// a.如果当前只有一个信号请求，则处理.
// b.如果没有请求，那么A获得总线.
// c.如果同时有多个信号请求，考虑上一个请求信号，
// 如果上一个请求信号是A，那么轮询的是BCA，
// 如果上一个请求信号是B，那么轮询的是CAB，
// 如果上一个请求信号是C，那么轮询的是ABC.
//
`resetall
`timescale 1ns/10ps
module bus_arbiter1(clk, rst_n, signal_a, signal_b, signal_c, grant);
// I/O definition
input clk;
input rst_n;
input signal_a;
input signal_b;
input signal_c;
output [1:0] grant;
// register definition
reg[1:0] grant;
// wire definition
wire[2:0] sig_abc = {signal_c, signal_b, signal_a};
//module part
always @(posedge clk or negedge rst_n)begin
if(!rst_n) grant <= 2'b11;
else begin
grant <= 2'b00;
case(grant)
2'b00: //a
case(sig_abc)
3'b000: grant <= 2'b00;
3'b001: grant <= 2'b00;
3'b010: grant <= 2'b01;
3'b100: grant <= 2'b10;
3'b011: grant <= 2'b01;
3'b101: grant <= 2'b10;
3'b110: grant <= 2'b01;
3'b111: grant <= 2'b01;
default: grant <= 2'b00;
endcase
2'b01: //b
case(sig_abc)
3'b000: grant <= 2'b00;
3'b001: grant <= 2'b00;
3'b010: grant <= 2'b01;
3'b100: grant <= 2'b10;
3'b011: grant <= 2'b00;
3'b101: grant <= 2'b10;
3'b110: grant <= 2'b10;
3'b111: grant <= 2'b10;
default: grant <= 2'b01;
endcase
2'b10: //c
case(sig_abc)
3'b000: grant <= 2'b00;
3'b001: grant <= 2'b00;
3'b010: grant <= 2'b01;
3'b100: grant <= 2'b10;
3'b011: grant <= 2'b00;
3'b101: grant <= 2'b00;
3'b110: grant <= 2'b01;
3'b111: grant <= 2'b00;
default: grant <= 2'b10;
endcase
default:grant <= 2'b00;
endcase
end
end
endmodule
固定优先级仲裁
按照标题意思，固定1优先级最高，2次之。。。。
所以不会按照轮询的机制，1、2、3三个信号来了，不管之前的请求信号情况，直接按优先级来挂总线。
相关代码只要对上面进行修改即可
//以输入信号作为状态机的转移条件，写得比较冗余
// 总线上挂3个信号A,B,C，仲裁信号grant[1:0]。
// grant[1:0]=2’b00 A获得总线
// grant[1:0]=2’b01 B获得总线
// grant[1:0]=2’b10 C获得总线
// 总线轮询算法a.如果当前只有一个信号请求，则处理.
// b.如果没有请求，那么A获得总线.
// c.如果同时有多个信号请求，考虑上一个请求信号，
// 如果上一个请求信号是A，那么轮询的是BCA，
// 如果上一个请求信号是B，那么轮询的是CAB，
// 如果上一个请求信号是C，那么轮询的是ABC
//
`resetall
`timescale 1ns/10ps
module bus_arbiter2(clk, rst_n, signal_a, signal_b, signal_c, grant);
// I/O definition
input clk;
input rst_n;
input signal_a;
input signal_b;
input signal_c;
output [1:0] grant;
// register definition
reg [1:0] grant;
reg [1:0] ls;
// parameter definition
parameter s_null = 3'b000,
s_a = 3'b100,
s_b = 3'b010,
s_c = 3'b001,
s_ab = 3'b110,
s_bc = 3'b001,
s_ac = 3'b101,
s_abc = 3'b111;
//module part and FSM
always @(posedge clk or negedge rst_n)
if(!rst_n)// bus disable when negtive rst_n
begin
grant <= 2'b11;
//cs <= s_null;
ls <= s_null;
end
else
begin
case({signal_a, signal_b, signal_c})// bus enable with FSM
s_null:
begin
grant <= 2'b00;
ls <= s_a;
end
s_a:
begin
grant <= 2'b00;
ls <= s_a; //?
end
s_b:
begin
grant <= 2'b01;
ls <= s_b;
end
s_c:
begin
grant <= 2'b10;
ls <= s_c;
end
s_ab:
begin
grant <= 2'b00;
ls <= s_a;
end
s_bc:
begin
grant <= 2'b01;
ls <= s_b;
end
s_ac:
begin
grant <= 2'b00;
ls <= s_a;
end
s_abc:
begin
grant <= 2'b00;
ls <= s_a;
end
default:
begin grant <= 2'b00; ls <= s_a; end
endcase
end
endmodule