如何解决VHDL中参数化赋值：赋全0、全1、全z

VHDL中可将参数定义在generic语句中，一般是将位宽定义在此，其他参数可定义在package中。这里不做讨论。

VHDL中一个很好的语句others，对于参数化或者大位宽赋值全0、全1、全X、全Z很方便（这里X、Z为大写），

以如下的方式：

       cnt <= (others=>'0'); --赋全0

       cnt <= (others=>'1');--赋全1

       cnt <= (others=>'X');--赋全X

       cnt <= (others=>'Z');--赋全Z Z为大写
但需要注意的是这种赋值方式不能出现在when--else，即假定cnt为0时，产生高电平，否则为低。

---错误的写法---------------------------------------------
en_cnt0 <= '1' when cnt=(others=>'0') else ---wrong
             '0';
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在with--select语句中则可采用
--正确的写法----------------------------------------------
with cnt select
en_cnt0 <='1' when (others=>'0'),
          '0' when others;
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这种赋值方式不受位宽的限制，便于实现参数化操作。