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FPGA之PCIE硬件分配规则

FPGA之PCIE硬件分配规则

Vivado IP目录提供的UltraScale Devices Gen3 PCIe集成模块具有一定的布局限制，也就是说不是所有的Quad都可以任意组合成8X或16X的PCIE。其规则有两条：
规则1：PCIe接口的line 0仅限于GTH Quad上一个时钟区域、PCI Express硬块下的相同时钟区域或一个时钟区域（以下图为例，当使用PCIE X0Y4这个PCIE block且为8X宽度pcie，其line0可以为bank233，可以为bank232，也可以为bank231）。当使用8X宽度时，所使用的的两个Quad必须相邻。
FPGA之PCIE硬件分配规则_第1张图片
FPGA之PCIE硬件分配规则_第2张图片

规则2：当PCIE接口使用多个Quad组合时，Quad必须在同一个逻辑域（SLR）。
举例：以UltraScale+系列FPGA为例，逻辑域的划分在手册FPGAs Packaging and Pinouts Product Specification中可以看到，下图为例，Quad228和Quad229则不能进行组合。
FPGA之PCIE硬件分配规则_第3张图片

备注：不同型号的FPGA其所选的PCIE QUAD也不同，同样也不是所有的Quad都可以定义为PCIE。以FP

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