[笔记]Verilog/VHDL分频器的实现

一、VHDL分频器

　　VHDL分频器的详细介绍请参考《VHDL分频器的实现.pdf》。

　　这个文档介绍的分频器包括偶数分频、非 50%占空比和 50%占空比的奇数分频、半整数（N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可通过 Synplify Pro 或 FPGA 生产厂商的综合器进行综合，形成可使用的电路，并在ModelSim上进行验证。

二、Verilog分频器

　　详细请参考张亚峰的博客园：

verilog版本分频器的实现http://www.cnblogs.com/yuphone/archive/2010/12/26/1917395.html

　　在看张亚峰的博客时，感觉他的verilog写法很独特，不过要是明白了，真的有助于你思维的拓展，就如他的分频器，在定义形参时，就非常好用，还有他很习惯应用组合逻辑电路来写程序。奇怪的是时间单位ps一直不知道如何改成ns，按照作者说的，没有那选项。？？可能是版本不一样。更高版本或许就有了。

　　在Quartus II中设置直接启动看modelsim的仿真情况，可以参考 http://www.cnblogs.com/zlh840/archive/2011/07/10/2102519.html，大概如下：

（1）在Assignments中Device下设置Simulation

（2）在Tools中Options中指定仿真工具的路径！！

（3）在Tools中Run EDA Simulation Tool或者Run EDA Timing Analysis Tool中开启modelsim的仿真并查看波形。

如下所示：

（4）可以在testbench中加入下面的代码，则在编译modelsim时，就会产生wave.fsdb文件，供debussy调用。

//  dump fsdb file for debussy
initial
begin
  $fsdbDumpfile( " wave.fsdb " );
  $fsdbDumpvars;
end

下面这个是在debussy中查看仿真波形，具体操作可参考http://www.cnblogs.com/zlh840/archive/2011/07/13/2105764.html介绍的debussy与modelsim联仿。

下面这个Marker窗口是标志线1和2所在的时钟位置。