【Verilog】Verilog定义二维数组（2D Array）

目录

 

定义的种类

第一种

赋值方法

第二种

赋值方法

第三种

赋值方法

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定义的种类

首先看几组定义类型

第一种

定义一个位宽为8的 data1（reg） 和 data2（wire） 的变量。

reg     [7:0]    data1;

wire    [7:0]    data2;

赋值方法

如果要对其进行赋值等操作，可以用 always 块进行赋值，或者利用 assign 语句。

第二种

定义一个一维数组

将内存定义为一个 reg 类型的一维数组，这个数组中的任何一个单元都可以通过一个下标去访问。这样的数组的定义方式如下：

reg    [7:0]    data  [255:0];

其中 [7:0] 表示一维数组中的每个元素的位宽大小，而在变量后面的 [255:0] ，表示的却不是位宽大小，它表示的是所创建的数组的深度，也就是一维数组中的元素大小，也可以称作为数组的容量大小。

赋值方法

直接访问数组中元素的下标即可，下面的代码表示的是将数字1赋值到一维数组中的第一个元素。

reg    [7:0]    data  [255:0];

data[0] = 1;

第三种

定义一个二维数组，也可以说是一种向量。

这种定义方式比较少见，因为一般在Verilog代码不会涉及到二维数组的定义，这种定义方法和C语言很类似，它所表达的含义也是向内存取得一块行256、列256，每个位宽为8的二维数组，这种定义方法是我在做矩阵运算的时候发现的，这样定义一个二维数组就可以将矩阵中的数值映射到二维数组的每一个空间中，从另一方面来看，矩阵也可以看做成一个二维数组。

reg    [7:0]    data  [255:0] [255:0];

赋值方法

错误方法：

reg    [7:0]    data  [255:0] [255:0];

assign data[0] = 1;

这样赋值会报错：“参考标章阵列‘改编’是不是合法的净左值”和“连续分配的非法左侧”。

首先，不能用 assign 对 reg 型的赋值。assign 类型针对于 wire 类型，而不是 reg 类型。要对一个reg类型进行操作，需要在一个逻辑块内的语句像always块一样。

正确方法：

reg [7:0] b [0:3] [0:3];

initial begin

// using 2D
for (int i=0; i<=3; i++)
for (int j=0; j<=3; j++)
b[i][j] = i*j;
end

即使是Verilog标准也没有严格定义的理解什么是2d数组。这是来自标准：

reg [7：0] mema [0：255]；声明 256 个 8 位寄存器的内存内存。索引为 0 到 255。

reg  arrayb [7：0][0：255]；声明一个位寄存器线的二维数组

w_array [7：0][5：0]；声明线数组

2d数组是"reg arrayb[7：0][0：255];因为如果范围放在名称之前 ，它是一个向量。

使用 2d 数组通过使用 for-generate 语句来扩展同质结构，但很少见。在大多数情况下，使用一维向量数组，如通道的数据总线，存储器，多个模块实例的同质输出等。