Verilog中条件编译命令-`ifdef、`else、`endif-用法

       一般情况下，Verilog HDL源程序中所有的行都参加编译。但是有时候希望对其中的一部份内容只有在条件满足的时候才进行编译，也就是对一部分内容指定编译的条件，这就是“条件编译”。有时，希望当满足条件时对一组语句进行编译，当条件不满足时则对另外一组语句进行编译。

// Style #1: Only single `ifdef
`ifdef 
	// Statements
`endif

// Style #2: `ifdef with `else part
`ifdef 
	// Statements
`else
	// Statements
`endif

// Style #3: `ifdef with additional ifdefs
`ifdef 
	// Statements
`elsif 
	// Statements
`elsif 
	// Statements
`else
	// Statements
`endif

       条件编译可以通过Verilog的  `ifdef 和 `ifndef 关键字来实现。这些关键字可以出现在设计中的任何地方，并且可以相互嵌套。 通常和预编译指令`define配套使用。 如果使用 `define定义了称为`FLAG`的宏，那么关键字`ifdef会告诉编译器包含这段代码，直到下一个`else或`endif。