里莫仁
里莫仁

Verilog HDL优化简述

摘录自《Verilog HDL 综合实用教程》J.Bhasker著_孙海平译

Verilog HDL优化

    • 1、改写模型实现资源分配
    • 2、公共表达式
    • 3、代码移位
    • 4、公因子提取
    • 5、其他优化手段
    • 6、触发器和锁存器的优化
      • 6.1 消除触发器
      • 6.2 清除锁存器
    • 7、设计规模
    • 8、使用括号

1、改写模型实现资源分配

最初的示例会综合出3个加法器。
修改后的模型只产生一个加法器，且if语句隐含了连接在该加法器输入端的多路选择器。
Verilog HDL优化简述_第1张图片

2、公共表达式

Verilog HDL优化简述_第2张图片

3、代码移位

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4、公因子提取

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5、其他优化手段

Verilog HDL优化简述_第5张图片

6、触发器和锁存器的优化

6.1 消除触发器

Verilog HDL优化简述_第6张图片

6.2 清除锁存器

Verilog HDL优化简述_第7张图片

7、设计规模

Verilog HDL优化简述_第8张图片

8、使用括号

Verilog HDL优化简述_第9张图片

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