AXI仿真之AXI Chip2Chip

        最近工作涉及到FPGA片间通信功能，针对低带宽、低速访问的配置和状态寄存器，选择LVDS接口进行通信。

        Xilinx官方提供的AXI Chip2Chip满足要求，片间通信可选择Selectio或者Aurora接口，片内通信安排上AXI4或者AXI4-Lite总线，可快速搭建两片FPGA之间的通信demo工程。

        由于本次开发主要设计片间低速通信，选择Selectio接口和AXI4-Lite总线。

        测试工程按照如下框图进行搭建 ，AXI Traffic Generator作为AXI4-Lite总线数据源。

         后面更新搭建工程后的仿真过程

        这两天针对chip2chip进行了简单的功能仿真，RTL图如下

         设计了一个traffic_gen模块、一个chip2chip_master模块和一个chip2chip_slave模块，traffic_gen模块用于产生AXI4_Lite接口的随机数据，连接到chip2chip_master模块；chip2chip_master模块接收到随机数后，通过LVDS接口发送给chip2chip_slave模块；chip2chip_slave模块接收到LVDS数据后，转化为AXI4_Lite接口的数据。

        重点关注traffic_gen模块的AXI4_Lite写地址、写数据、写响应信号，chip2chip_master模块的LVDS输出信号，chip2chip_slave模块的写地址、写数据信号。

        代码截图如下

        功能仿真结果如下 

        核对traffic_gen的AXI4_Lite的写数据与chip2chip_slave的写数据，一致则说明chip2chip的master和slave之间通信成功。