紫光同创 FPGA 开发跳坑指南（四）—— DDR3 控制器 IP 的使用
DDR3 是一种大容量的存储器件，采用了预取技术和双边沿采样技术，以实现高速数据存储与读取，在视频处理中可以用来缓存 1 帧或多帧图像。
目录
一、紫光 DDR3 IP 的安装
二、紫光 DDR3 IP 的配置
三、DDR3 IP 的使用
3.1 DDR3 写操作
3.2 DDR3 读操作
一、紫光 DDR3 IP 的安装
在 Pango Design Suit 中，选择 Tools -> IP Compiler，菜单栏选择 File -> Update...，在弹出来的窗口中点击 Add Packages，选择 iar 文件。
勾选 IP，点击 Install。
左侧 IP 列表中出现 Logos HMEMC (1.0) 就说明安装完成了。
二、紫光 DDR3 IP 的配置
在刚才的界面中，选中左侧的 Logos HMEMC (1.0)，右边填写 Instance Name，然后点击 Customize，进入 DDR3 控制器 IP Core 的配置。
Controller Location 选择 Left（Bank L1 + Bank L2），DDR3 参考时钟频率为 50MHz，数据速率为 800MHz，数据位宽 16bit，可以计算得 DDR3 理论带宽为 1600MB/s.
DDR3 颗粒类型根据实际情况选择，例如 MT41J128M16XX-15E。
选择使能的 AXI 端口与地址排列方式，注意地址 A0 没有用到。
最后是 Summary 界面。
三、DDR3 IP 的使用
Logos HMEMC IP 提供了 3 组 AXI4 接口，3 组接口除了 wdata 和 rdata 位宽不同，其他端口功能与位宽一致。AXI4接口包含五个通道：写地址通道、写数据通道、写响应通道、读地址通道和读数据通道。
（1）写地址通道
| 端口名称 |
输入输出 |
说明 |
| awlen |
输入 |
控制传输的周期数，传输周期的个数为 awlen+1 |
| awsize |
输入 |
控制传输的字节数，一个周期写入 2^awsize 个字节 |
| awburst |
输入 |
突发类型， 00 表示固定、01 表示自增、10 表示循环 |
| awaddr |
输入 |
写地址，位宽为 32bit |
| awvalid |
输入 |
写地址有效 |
| awready |
输出 |
写地址通道有效 |
（2）写数据通道
| 端口名称 |
输入输出 |
说明 |
| wdata |
输入 |
写数据，位宽为 64bit 或 128bit |
| wstrb |
输入 |
写数据选通，位宽为 wdata 的位宽除以 8 |
| wlast |
输入 |
写周期末尾指示 |
| wvalid |
输入 |
写数据有效 |
| wready |
输出 |
写数据通道有效 |
（3）写响应通道
| 端口名称 |
输入输出 |
说明 |
| bresp |
输出 |
写响应数据，位宽为 2bit |
| bvalid |
输出 |
写响应有效 |
| bready |
输入 |
写响应通道有效 |
（4）读地址通道
| 端口名称 |
输入输出 |
说明 |
| arlen |
输入 |
控制传输的周期数，传输周期的个数为 arlen+1 |
| arsize |
输入 |
控制传输的字节数，一个周期读取 2^arsize 个字节 |
| arburst |
输入 |
突发类型， 00 表示固定、01 表示自增、10 表示循环 |
| araddr |
输入 |
读地址，位宽为 32bit |
| arvalid |
输入 |
读地址有效 |
| arready |
输出 |
读地址通道有效 |
（5）读数据通道
| 端口名称 |
输入输出 |
说明 |
| rdata |
输出 |
读数据，位宽为 64bit 或 128bit |
| rresp |
输出 |
读响应数据，位宽为 2bit |
| rlast |
输出 |
读周期末尾指示 |
| rvalid |
输出 |
读数据有效 |
| rready |
输入 |
读数据通道有效 |
3.1 DDR3 写操作
写 DDR3 时，先通过写地址通道发送写地址，再通过写数据通道发送数据，写响应通道信号可以不予理会。
可以用状态机实现 AXI4 写地址和写数据通道的从机接口，实现 DDR3 的写操作。
VHDL 版本
process(sys_rst,ddr3_clk) is
begin
if sys_rst = '1' then
pstate <= init;
write_finish <= '1';
axi_cnt_wr <= (others => '0');
axi_awaddr <= (others => '0');
axi_awvalid <= '0';
axi_wvalid <= '0';
axi_wlast <= '0';
elsif rising_edge(ddr3_clk) then
if w_sync_c = '1' then
write_finish <= '0';
elsif axi_cnt_wr = axi_awlen and (axi_wvalid = '1' and axi_wready = '1') then
write_finish <= '1';
end if;
case(pstate) is
when init =>
if ddr_init_done = '1' then
pstate <= idle;
else
pstate <= init;
end if;
when idle =>
if write_finish = '0' then
pstate <= axi_w_addr;
else
pstate <= idle;
end if;
when axi_w_addr =>
axi_awaddr <= "0000" & ddr3_ctrl_addr & '0';
if axi_awvalid = '1' and axi_awready = '1' then
pstate <= axi_w_data;
axi_awvalid <= '0';
else
pstate <= axi_w_addr;
axi_awvalid <= '1';
end if;
when axi_w_data =>
if write_finish = '1' then
pstate <= idle;
else
pstate <= axi_w_data;
end if;
if axi_cnt_wr <= axi_awlen then
if axi_wvalid = '1' and axi_wready = '1' then
axi_wvalid <= '0';
axi_cnt_wr <= axi_cnt_wr + 1;
else
axi_wvalid <= '1';
end if;
else
axi_wvalid <= '0';
axi_cnt_wr <= (others => '0');
end if;
if axi_cnt_wr = axi_awlen then
axi_wlast <= '1';
else
axi_wlast <= '0';
end if;
when others => NULL;
end case;
end if;
end process;
Verilog 版本
always @(posedge sys_rst or posedge ddr3_clk) begin
if(sys_rst) begin
pstate <= INIT;
write_finish <= 1'b1;
axi_cnt_wr <= 8'd0;
axi_awaddr <= 32'd0;
axi_awvalid <= 1'b0;
axi_wvalid <= 1'b0;
axi_wlast <= 1'b0;
end
else begin
if(w_sync_c)
write_finish <= 1'b0;
else if((axi_cnt_wr == axi_awlen) && (axi_wvalid & axi_wready))
write_finish <= 1'b1;
case(pstate)
INIT: begin
if(ddr_init_done)
pstate <= IDLE;
else
pstate <= INIT;
end
IDLE: begin
if(~write_finish)
pstate <= AXI_W_ADDR;
else
pstate <= IDLE;
end
AXI_W_ADDR: begin
axi_awaddr <= {4'b0000,ddr3_ctrl_addr,1'b0};
if(axi_awvalid & axi_awready) begin
pstate <= AXI_W_DATA;
axi_awvalid <= 1'b0;
end
else begin
pstate <= AXI_W_ADDR;
axi_awvalid <= 1'b1;
end
end
AXI_W_DATA: begin
if(write_finish)
pstate <= IDLE;
else
pstate <= AXI_W_DATA;
if(axi_cnt_wr <= axi_awlen)
if(axi_wvalid & axi_wready) begin
axi_wvalid <= 1'b0;
axi_cnt_wr <= axi_cnt_wr + 1;
end
else
axi_wvalid <= 1'b1;
else begin
axi_wvalid <= 1'b0;
axi_cnt_wr <= 8'd0;
end
if(axi_cnt_wr == axi_awlen)
axi_wlast <= 1'b1;
else
axi_wlast <= 1'b0;
end
endcase
end
end3.2 DDR3 读操作
读 DDR3 时，先通过读地址通道发送读地址，再通过读数据通道接收数据。
同样也可以用状态机实现 AXI4 读地址和读数据通道的从机接口，实现 DDR3 的读操作。
VHDL 版本
process(sys_rst,ddr3_clk) is
begin
if sys_rst = '1' then
pstate <= init;
read_finish <= '1';
axi_cnt_wr <= (others => '0');
axi_araddr <= (others => '0');
axi_arvalid <= '0';
axi_rready <= '0';
elsif rising_edge(ddr3_clk) then
if r_sync_c = '1' then
read_finish <= '0';
elsif axi_cnt_wr = axi_arlen and (axi_rready = '1' and axi_rvalid = '1') then
read_finish <= '1';
end if;
case(pstate) is
when init =>
if ddr_init_done = '1' then
pstate <= idle;
else
pstate <= init;
end if;
when idle =>
if read_finish = '0' then
pstate <= axi_w_addr;
else
pstate <= idle;
end if;
when axi_w_addr =>
axi_araddr <= "0000" & ddr3_ctrl_addr & '0';
if axi_arvalid = '1' and axi_arready = '1' then
pstate <= axi_r_data;
axi_arvalid <= '0';
else
pstate <= axi_w_addr;
axi_arvalid <= '1';
end if;
when axi_r_data =>
if read_finish = '1' then
pstate <= idle;
else
pstate <= axi_r_data;
end if;
if axi_cnt_wr < axi_arlen then
axi_rready <= '1';
if axi_rready = '1' and axi_rvalid = '1' then
axi_cnt_wr <= axi_cnt_wr + 1;
end if;
else
axi_rready <= '0';
axi_cnt_wr <= (others => '0');
end if;
when others => NULL;
end case;
end if;
end process;
Verilog 版本
always @(posedge sys_rst or posedge ddr3_clk) begin
if(sys_rst) begin
pstate <= INIT;
read_finish <= 1'b1;
axi_cnt_wr <= 8'd0;
axi_araddr <= 32'd0;
axi_arvalid <= 1'b0;
axi_rready <= 1'b0;
end
else begin
if(r_sync_c)
read_finish <= 1'b0;
else if((axi_cnt_wr == axi_arlen) && (axi_rready & axi_rvalid))
read_finish <= 1'b1;
case(pstate)
INIT: begin
if(ddr_init_done)
pstate <= IDLE;
else
pstate <= INIT;
end
IDLE: begin
if(~read_finish)
pstate <= AXI_W_ADDR;
else
pstate <= IDLE;
end
AXI_W_ADDR: begin
axi_araddr <= {4'b0000,ddr3_ctrl_addr,1'b0};
if(axi_arvalid & axi_arready) begin
pstate <= AXI_R_DATA;
axi_arvalid <= 1'b0;
end
else begin
pstate <= AXI_W_ADDR;
axi_arvalid <= 1'b1;
end
end
AXI_R_DATA: begin
if(read_finish)
pstate <= IDLE;
else
pstate <= AXI_R_DATA;
if(axi_cnt_wr < axi_arlen) begin
axi_rready <= 1'b1;
if(axi_rready & axi_rvalid)
axi_cnt_wr <= axi_cnt_wr + 1;
end
else begin
axi_rready <= 1'b0;
axi_cnt_wr <= 8'd0;
end
end
endcase
end
end由于时间关系，先写这么多，以后有空再分享紫光 DDR3 IP 的仿真过程。