FPGA应用学习笔记----采用双沿触发器降低时钟频率减小功耗

功耗和信号触发的频率成正比的,最高扇出的网线是系统时钟,若采用双边缘触发器,则在提供的时钟两个沿都可以传播数据,可以用更低的时钟频率,

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 要特别注意这个双沿触发器是否有效,需要设计好分析,若无效,则帮倒忙

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