Verilog学习笔记（一）

参考来源：china.pub.com

一、Verilog HDL简介

1.1 Verilog HDL

• Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的

数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之

间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。

• Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构

组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模

语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设

计外部访问设计，包括模拟的具体控制和运行。

二、HDL指南

2.1 模块（module）

• 基本语法：
  • 说明部分语句最好放在module开头部分
  • 端口默认大小为一位，线网型（线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。）

module module name (port list)i
    Declarations
        reg, wire, parameter,
        input, output, inout
        function, task,
	statements
        Initial statement
        Always statement
        Module ins tantiation
        Gate instantiation