gen阻抗 pcie_PCIe Gen5.0的设计与优化

前言：PCIExpress base和CardElectro Mechanical(CEM)规范定义了用于桌面/服务器PCIe通道的拓扑结构。典型的通道包括Root Complex(CPU)，Baseboard(主板)，CEM连接器，Add-in Card(AIC)和Non-root complex(GPU / SSD / NIC)。交流耦合电容放置在靠近发射器的TX通道上。

PCIe Gen5相关规范预计将于2019年完成。数据速率从16 GT/s增加到32GT/s。该通道最多可包含2个CEM连接器，并且在母板和AIC上具有与Gen4类似的走线长度。(小于4 inch)

PCIE5.0 大致拓扑结构

本文讨论了Gen5的新性能要求，并描述了在连接器和AIC上实现这些要求的关键设计因素，上一代Gen4的设计要求简列如下：

1.使用更高等级的PCB材料，例如Megtron 6、 Megtron 7、IT-988G-SE材料需要多和加工厂沟通，其他要求可能具有挑战性，如无卤素、耐高温、超大板要求。

2.必须保持CEM连接器的向后代的兼容性，同时提高其性能。

要使用以前的PCIeCard，CEM连接器的外部外壳尺寸必须保持不变。可以修改连接器的内部尺寸以实现所需的损耗和串扰预算，但仍必须保持与旧AIC的兼容性。在连接器内部，我们可以改变触点的几何形状，以实现更好的插入损耗(IL)和回波损耗(RL)，同时保持相同的形状因子以保持向后兼容性。这改善了配合接口区域的阻抗，同时将串扰提高到-40dB以下的水平。我们还可以在设计中添加有损塑料材料，以抑制不需要的接地模式共振。