数字 IC 设计职位经典笔/面试题（一）

共100道经典笔试、面试题目（文末可全领）

什么是同步逻辑和异步逻辑？

同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。

同步电路和异步电路的区别？

同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。

时序设计的实质？

时序设计的实质就是满足每一个触发器的建立/保持时间的要求。

对于多位的异步信号如何进行同步？

对以一位的异步信号可以使用“一位同步器进行同步”（使用两级触发器），而对于多位的异步信号，可以采用如下方法：
1：可以采用保持寄存器加握手信号的方法（多数据，控制，地址）；
2：特殊的具体应用电路结构,根据应用的不同而不同；
3：异步 FIFO。（最常用的缓存单元是 DPRAM）

锁存器（latch）和触发器（flip-flop）区别？

电平敏感的存储器件称为锁存器。可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步。有交叉耦合的门构成的双稳态的存储原件称为触发器。分为上升沿触发和下降沿触发。可以认为是两个不同电平敏感的锁存器串连而成。前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持时间。

FPGA 芯片内有哪两种存储器资源？

FPGA 芯片内有两种存储器资源：一种叫 BLOCK RAM,另一种是由 LUT 配置成的内部存储器（也就是分布式 RAM）。BLOCK RAM 由一定数量固定大小的存储块构成的，使用 BLOCK RAM 资源不占用额外的逻辑资源，并且速度快。但是使用的时候消耗的 BLOCK RAM 资源是其块大小的整数倍。

什么是时钟抖动？

时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化，也就是说时钟周期在不同的周期上可能加长或缩短。它是一个平均值为 0 的平均变量。

FPGA 设计中对时钟的使用？（例如分频等）

FPGA 芯片有固定的时钟路由，这些路由能有减少时钟抖动和偏差。需要对时钟进行相位移动或变频的时候，一般不允许对时钟进行逻辑操作，这样不仅会增加时钟的偏差和抖动，还会使时钟带上毛刺。一般的处理方法是采用 FPGA 芯片自带的时钟管理器如 PLL,DLL 或 DCM，或者把逻辑转换到触发器的 D 输入（这些也是对时钟逻辑操作的替代方案）。
FPGA 设计中如何实现同步时序电路的延时？
首先说说异步电路的延时实现：异步电路一半是通过加 buffer、两级与非门等来实现延时（我还没用过所以也不是很清楚），但这是不适合同步电路实现延时的。在同步电路中，对于比较大的和特殊要求的延时，一半通过高速时钟产生计数器，通过计数器来控制延时；对于比较小的延时，可以通过触发器打一拍，不过这样只能延迟一个时钟周期。

FPGA 中可以综合实现为 RAM/ROM/CAM 的三种资源及其注意事项？

三种资源：BLOCK RAM，触发器（FF），查找表（LUT）；注意事项：

1：在生成 RAM 等存储单元时，应该首选 BLOCK RAM 资源；
其原因有二：第一：使用 BLOCK RAM 等资源，可以节约更多的 FF 和 4-LUT 等底层可编程单元。使用BLOCK RAM 可以说是“不用白不用”，是最大程度发挥器件效能，节约成本的一种体现；
第二：BLOCK RAM 是一种可以配置的硬件结构，其可靠性和速度与用LUT 和 REGISTER 构建的存储器更有优势。
2：弄清 FPGA 的硬件结构，合理使用 BLOCK RAM 资源；
3：分析 BLOCK RAM 容量，高效使用 BLOCK RAM 资源；
4：分布式 RAM 资源（DISTRIBUTE RAM）

IC 设计前端到后端的流程和 EDA 工具？

设计前端也称逻辑设计，后端设计也称物理设计，两者并没有严格的界限，一般涉及到与工艺有关的设计就是后端设计。
1：规格制定：客户向芯片设计公司提出设计要求。
2：详细设计：芯片设计公司（Fabless）根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。目前架构的验证一般基于 systemC 语言，对价后模型的仿真可以使用 systemC 的仿真工具。例如：CoCentric 和 Visual Elite等。
3：HDL 编码：设计输入工具：ultra ，visual VHDL 等
4：仿真验证：modelsim5：逻辑综合：synplify6：静态时序分析：synopsys 的 Prime Time7：形式验证：Synopsys 的 Formality.

寄生效应在 IC 设计中怎样加以克服和利用？

所谓寄生效应就是那些溜进你的 PCB 并在电路中大施破坏、令人头痛、原因不明的小故障。它们就是渗入高速电路中隐藏的寄生电容和寄生电感。其中包括由封装引脚和印制线过长形成的寄生电感；焊盘到地、焊盘到电源平面和焊盘到印制线之间形成的寄生电容；通孔之间的相互影响，以及许多其它可能的寄生效应。

理想状态下，导线是没有电阻，电容和电感的。而在实际中，导线用到了金属铜，它有一定的电阻率，如果导线足够长，积累的电阻也相当可观。两条平行的导线，如 果互相之间有电压差异，就相当于形成了一个平行板电容器（你想象一下）。通电的导线周围会形成磁场（特别是电流变化时），磁场会产生感生电场，会对电子的移动产生影响，可以说每条实际的导线包括元器件的管脚都会产生感生电动势，这也就是寄生电感。在直流或者低频情况下，这种寄生效应看不太出来。而在交流特别是高频交流条件下，影响就非常巨大了。

根据复阻抗公式，电容、电感会在交流情况下会对电流的移动产生巨大阻碍，也就可以折算成阻抗。这种寄生效应很难克服，也难摸到。只能通过优化线路，尽量使用管脚短的 SMT 元器件来减少其影响，要完全消除是不可能的。

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