版图大作业1——单层金属电容版图+参数抽取

1.电容layout绘制

问题：对DRC和LVS的一些内容还是不够熟悉

使用M1画电容，同时需要使用M1txt打label（本次使用M2打label，但是label最好是用M1txt），还需要一个maker以后续确定版图的位置（这个在gds中加应该也可以）

*需要注意的是这里的label打A B是因为project2中有一个cap.sp文件，类似于LVS中的schmetics，因此必须要将端口对应起来

补充：在画“叉指结构”时对label有了更好的理解：电容的两个label其实就是两个端口，在选择位置时要考虑是否分别对应到了两条线上；画“四叉指”结构时更要考虑这点！若不注意在跑脚本时会报short circuit的error，对应LVS报错“两个port打到了一根线上”

注：要记住cadence里的操作逻辑，即“点-松开并拖动-点”，这个在K和R键的使用里应该体会很明显；强化了S键的使用，感觉P,K,R,S在layout中使用很多。

2.layout-gds

 在此界面依次点击file-export-stream，对应完成layout-gds的转换（对很多操作界面都应该知道专业的名词及意义）

GDSII：描述掩模几何图形的标准，二进制格式，用来制作光刻掩模版，内容包括层和几何图形等信息。GDSII用于芯片的生产，也可用于制作MilkWay物理库（gds与gdsII的关系是？）

 3.

在project2文件夹下输入命令: calibredrv，打开对应软件

在calibre文件夹下打开calibreDRC.rul与calibreLVS.rul文件（右键用gedit打开），查找对应的layer number并在calibredrv中用右键edit调整layer number

*在layer.inc文件中可以发现:11对应datatype（即M1走线）的layer number，11.1对应texttype（即M1port）的layer number，这里M2的layer number给11.1，最后的LVS也没有问题，不知道为什么？回答：这里的LVS并不是非常严谨，Label换成11.2一样可以跑过（这个不用过分纠结，之后画其他版图时会有更标准的认识）

4.在project2文件夹下输入命令: ./run.csh来跑DRC,LVS和XRC

（输入命令: ./run.csh > out.txt 可以将输出转为txt格式，在里面用ctrl+F可以查找error）

./表示“在当前文件夹下”

打开output文件可以查看各种报告（.rpt）

打开以下文件就可以看到电容的抽取值

还有个问题：

我们在layout对cell命名问TOP，同时在calibredrv中做如下操作

 layout1和source的名词对应关系可以实验一下

答：

layout和source的路径没有特别的要求，只要在当前文件夹下就ok

两者的primary 必须完全相同，在画layout时起名为TOP算是偷懒（在calibredrv中无需再修改，但是这样的文件命名习惯并不好）