modelsim-SE仿真error问题

1. 仿真时必须保证工程名，文件名和顶层文件的名称一致；

2. 若出现定义问题error，如下

说明xxx_cnt信号的使用在定义之前，原代码如下：可以看出在50多行就对信号进行了判断，但是信号的声明却在80多行。因此在实际使用中需要将所有信号均在端口定义完后进行声明。

3. 如果是Error (10054): Verilog HDL File I/O error at sdram_ctrl_tb.v(6): can't open Verilog Design File "Sdram_params.h"，无法打开调用的.h文件，需要将`include "F:FPGAexceuart2sdram2vga tlSdram_params.h"文件路径补充完整，就ok了；

4.如果出现：

# ** Error: (vopt-7) Failed to open info file "work/_info" in read mode.
# No such file or directory. (errno = ENOENT)
# ** Error: E:/yanghaizhu/FPGA_PRO/sdram_work_ctrl/sim/sdram_init_tb.v(61): Module 'sdr' is not defined.

work是modelsim出来的工程模块，这个工作里面找不到这个_info模块，说明modelsim仿真找不到sdr文件，导致整个问题出现，在.do文件中添加sdr的文件路径后重新打开RTL 仿真，还是失败后，再在quartus添加仿真文件时将sdr也添加进去（因为_tb文件中调用的sdr文件）。如下图

然后重新编译，仿真后成功。

5. 出现如下错误：

是因为在调用sdram_work_ctrl模块时将其重命名，而要触发inin_done需要使调用的模块名称和在这个模块下重命名的名称一致。修改成上面右边图所示后，成功运行仿真。