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ALTERA
altera
小实验——LCD1602显示
所用板子为
altera
DE2板子，FPGA为CycloneII:EP2C35F672C6，quartus版本为13.01.LCD规格与接口DE2板子上的LCD为16*2，是最简单的LCD显示屏。
moon9999
·
2020-07-05 00:11
altera小实验
FPGA开发流程
学习fpga应该从xilinx和
altera
器件的入手，这是当今世界最大的两家可编程器件供应商，当然学习fpga应该你具备一定的Verilog的基础。我们就用xilinx作为例子来讲解吧。
mikiah
·
2020-07-05 00:36
verilog
ALTERA
FFT IP核使用
ALTERA
FFTIP核使用14.0以前IP核的调用都差不多，以下就只介绍13.0和15.0这两个版本的IP核调用过程FFT的ip核仿真和综合是不需要license的，编译需要licenseFFTIP核有
mdpsdhr
·
2020-07-05 00:35
FPGA
如何使用SignalTap II观察reg值?
在
Altera
提供的SignalTapII的tutorial中，大都强调trigger的使用，并且观察的都是wire，可是在实务上，常需要观察的是reg，如以下一个很简单的计数器Verilog1moduleSignalTapII_register
willis
·
2020-07-04 23:53
FPGA
ALTREA cyclone IV e系列程序固化方法
最近因为项目需要整理个
altera
EP4CE的程序，编写了pl和ps，这个noisII的下载部分居然翻车了，以为是程序问题，各种折腾，后来看了http://bbs.eeworld.com.cn/thread
JiaoCL
·
2020-07-04 21:07
FPGA
zynq 7000下读写qspi 及flash 唯一id
我在使用
altera
的时候，写了一篇读写flash及其ID的文章。在我转入zynq7000的时候，自然也要有读写QSPIFLASH,以及读取其ID。
leon_zeng0
·
2020-07-04 21:48
fpga
zynq
Uart Controller --- 架构uart controller driver
/*RegisteruartLineStatusRegister*/#defineUART_REGISTER_LSRdriver的第一要义是要深刻理解该hardware所拥有的行为，比如
Altera
cycloneV
leesagacious
·
2020-07-04 21:51
Linux内核
操作系统的实现
自己的kernel
模拟电路
linux驱动
nios ii串口通信
voiduart_stm32_isr(void*context,alt_u32id)//中断服务函数{//i1=0;alt_u16status9;do{status9=IORD_
ALTERA
_AVALON_UART_STATUS
kobesdu
·
2020-07-04 20:44
alteraFPGA
FPGA 电路开发入门实验
FPGA电路开发入门实验第0章：基础知识如图1，本实验使用实验板为
altera
DE0，板子型号为CycloneⅢ,EP3C16F484C6,编译软件为QuartusⅡ9.0。
好像不对劲
·
2020-07-04 20:16
ModelSim下添加仿真库的方法和步骤
说明：以添加
altera
仿真库为例。
ls_故乡的原风景
·
2020-07-04 19:05
FPGA
利用DMA进行数据传输的例子
include#include#include#include"system.h"#include"sys/alt_dma.h"//#include"altear_avalon_dma.h"#include"
altera
_avalon_dma_re
jeason29
·
2020-07-04 19:04
CycloneII特殊管脚的使用
在其他论坛中看到了有朋友发帖讲到
Altera
FPGA特殊管脚的连接，对我这样的初学者很有帮助，查了一下
Altera
的CycloneII手册和资料，补充一下各个特殊管脚的功能和使用方法。
henhen2002
·
2020-07-04 17:18
FPGA学习
Xilinx Zynq UltraScale+ MPSoC应用专栏系列连载[第一篇]写在前面
硬件包括FPGA芯片电路、存储器、输入输出接口电路以及其他设备；软件即是相应的HDL程序以及最新非常流行的基于高层次综合的程序方法，如Xilinx的一系列工具HLS、SDSoC和
Altera
的SoCEDS
_Hello_Panda_
·
2020-07-04 17:46
xilinx随笔
FPGA内部结构
逻辑块（LogicBlock），
Altera
称之为逻辑阵列块（LAB），Xilinx称之为可配置逻辑课（CLB）逻辑单元在
ALTERA
叫作（LogicElement，LE）LE，在XILNX中叫作LC(
【星星之火】
·
2020-07-04 15:29
FPGA
FPGA中modelsim对IP的仿真
方法一：在仿真的文件中加入altrea_mf.v的文件（verilog语言来说，现在基本上设计语言都是verilog），就可以直接仿真在
Altera
FPGA中定制IP核的工程。
翊沐
·
2020-07-04 15:07
fpga
FPGA学习笔记（二）——FPGA学习路线及开发流程
######【该随笔部分内容转载自小梅哥】#########一、FPGA学习路线工具使用->语法学习->逻辑设计->IP使用->接口设计->时序分析->片上系统1、工具使用
Altera
：QuartusIIXlinx
dongchao6589
·
2020-07-04 14:36
xilinx IP核之ROM
但是与
Altera
l公司的Qu
ciscomonkey
·
2020-07-04 13:58
Xilinx_ISE
xilinx和
altera
资源对比
xilinx和
altera
资源对比：要比较Xilinx和
Altera
的FPGA，就要清楚两个大厂FPGA的结构，由于各自利益，两家的FPGA结构各不相同，参数也各不相同，但可以统一到LUT(Look-Up-Table
childboi
·
2020-07-04 13:30
FPGA/Verilog
QUARTUSII
【Avalon总线】1.Avalon总线总体介绍
文章主要是根据
ALTERA
公司的文档写的。文章中如有错误请指出，谢谢！
chen495277820
·
2020-07-04 13:20
Avalon总线
MySQL关键字大全
ADDALL
ALTERA
NALYZEANDASASCASENSITIVEBEFOREBETWEENBIGINTBINARYBLOBBOTHBYCALLCASCADECASECHANGECHAR
benxiaohai888
·
2020-07-04 11:36
MySQL
MySQL关键字大全
python笔记之ArcPy函数列表
AddFieldDelimiters字段AddIDMessage消息和错误处理AddMessage消息和错误处理AddReturnMessage消息和错误处理AddToolbox工具和工具箱AddWarning消息和错误处理
AlterA
liasName
bqGISer
·
2020-07-04 11:00
使用matlab生成sine波mif文件
1使用matlab生成sine波mif文件在使用
altera
的FPGA中的rom过程中常常会使用到.mif文件或.hex文件。
微信公众号：FPGA开源工作室
·
2020-07-04 11:59
matlab之图像处理
FPGA
matlab数字图像处理
安装Quartus和Modelsim
一、先安装Modelsim1.解压Crack-Modelsim-
Altera
+10.1d.zip到verilog文件夹，运行ModelSimSetup-13.0.1.232.exe。
可欣の扣得儿
·
2020-07-04 11:11
Verilog
FPGA驱动OLED动态显示（Verilog代码）——Demo演示（链接）——Part1
源代码：https://blog.csdn.net/aqwtyyh/article/details/97250142开发平台：1、友晶DEO-Nano—
Altera
；2、7针4线SPI接口OLED模块（
王纯配
·
2020-07-04 11:44
FPGA
FMC141-4路 250Msps/16bits ADC, FMC板卡
与本板卡同步发布的有针对
ALTERA
FPGA和XILINXFPGA的HDL固件设计。板卡的ADC器件采用AnalogDevicesAD9467核心芯
a7257825
·
2020-07-04 10:35
FPGA开发时钟资源评估需要考虑的问题
在第一个独立开发的FPGA项目中，使用了
Altera
平台的三速以太网IP，工作在100M模式下，外部输入的PHY时钟频率为25MHz。
a2102004335
·
2020-07-04 10:14
Verilog中的Timescale作用
再次犯下这样的错误，是因为在把代码从
Altera
的CycloneV移植到Xilinx的Spartan6上，我遇到了非常奇怪的问题：在modelsim下，对Xilinx平台下的代码进行功能仿真，发现工程中
a2102004335
·
2020-07-04 10:14
Xilinx ZC706 ADV7511使用
LinuxwithHDMIvideooutputontheZED,ZC702andZC706boardsADV7511XilinxEvaluationBoardsReferenceDesignZynq&
Altera
SoCQuickStartGuideanalogdevicesinc
黑客三遍猪
·
2020-07-04 09:52
linux内核与驱动开发
Verilog十大基本功8 (flipflop和latch以及register的区别)
ALTERA
Times_poem
·
2020-07-04 08:46
Verilog十大基本功
创建关系图遇到的错误的解决办法
若要继续，请首先使用“数据库属性”对话框的“文件”页或
ALTERA
UTHORIZATION语句将数据库所有者设置为有效登录名，然后再添加数据库关系图支持对象。
Terry001
·
2020-07-04 08:53
SQL
SERVER
2000/2005
NIOS II常见编译问题解…
原文地址：NIOSII常见编译问题解答win7下的兼容性问题作者：SUN_403cygdrive/f/
altera
/10.0/nios2eds/components/
altera
_hal/build/system_rules.mk
sun shang chao
·
2020-07-04 08:37
硬件大类
利用FPGA实现超声测距（Verilog HDL）
设计要求利用
Altera
DE2-115开发板和某宝的HC-SR04超声波测距模块实现测距功能显示结果包括三位整数及两位小数距离小于10cm时点亮一个LED超声波原理：HC-SR04超声波测距模块可提供2cm
MuLeII
·
2020-07-04 08:57
FPGA
VerilogHDL
国内最大最专业最活跃的前十大FPGA论坛社区网站精选
这个论坛中大都是一些具体的解决FPGA相关问题的办法，也会有一些FPGA相关的技术细节文章进行分享，当然还有XILINX、
ALTERA
、LA
Shawge
·
2020-07-04 08:53
FPGA
琐碎事情
不知掌握核心结构的
Altera
为何与OpenCL组织合作，难道仅仅是想通过改组织帮助自己一把，之后
china_zcc
·
2020-07-04 07:12
SOPC开发中软件开发工具：Nios II IDE 与 Nios II SBT for Eclipse的区别
1、NiosIIIDE即NiosIIIntegratedDevelopmentEnvironment（NiosII集成开发环境），
Altera
网站是这样介绍的：（http://www.
altera
.com.cn
Qrchan
·
2020-07-04 07:01
异构计算与HLS释疑
同时
Altera
公司的高级工程师王欣也到场做有关Intel收购
Altera
FPGA应用前景的报告。期间很多老师踊跃发言提问和讨论，提出了很多建设性的问题
碎碎思
·
2020-07-04 07:39
OpenCL
FPGA开发软件详细清单
前言主流的FPGA公司有ISE,
ALTERA
,LATTICE三家，各自的开发软件也不一样。
Moon_3181961725
·
2020-07-04 07:37
FPGA设计经验总结
时序约束方法之二--
Altera
静态时序分析与约束原理
原视频地址：课程地址目录分析对象
Altera
时序分析基本项发射沿和采样沿建立时间和保持时间数据和时钟的到达时间建立时间保持时间建立时间余量保持时间余量I/O时序分析复位输入和撤离分析对象在FPGA中对于时序分析的理论基础
田庚.Bing
·
2020-07-04 05:08
FPGA逻辑设计之时序分析
Altera
FPGA特殊管脚
1.I/O,ASDO在AS模式下是专用输出脚，在PS和JTAG模式下可以当I/O脚来用。在AS模式下，这个脚是CII向串行配置芯片发送控制信号的脚。也是用来从配置芯片中读配置数据的脚。在AS模式下,ASDO有一个内部的上拉电阻，一直有效，配置完成后，该脚就变成三态输入脚。ASDO脚直接接到配置芯片的ASDI脚（第5脚）。2.I/O,nCSO在AS模式下是专用输出脚，在PS和JTAG模式下可以当I/
小石头Stone
·
2020-07-04 04:13
FPGA
MATLAB生成.coe文件和.mif文件代码示例
.coe文件和.mif文件分别是XILINX和
ALTERA
用来初始ROM的文件生成.coe文件的代码如下：clearall;closeall;clc;BASE_FREQ=450000000;CARRIER
zkf0100007
·
2020-07-04 04:48
Altera
FPGA 引脚电路
用户I/O：通用输入输出引脚。配置管脚：MSEL[1:0]用于选择配置模式，比如AS、PS等。DATA0FPGA串行数据输入，连接到配置器件的串行数据输出管脚。DCLKFPGA串行时钟输出，为配置器件提供串行时钟。nCSO（I/O）FPGA片选信号输出，连接到配置器件的nCS管脚。ASDO（I/O）FPGA串行数据输出，连接到配置器件的ASDI管脚。nCEO下载链期间始能输出。在一条下载链中，当第
炎枫coeus
·
2020-07-04 04:26
FPGA
xilinx的FPGA动态局部重配置（DPR）
现在
Altera
的FPGA也支持部分重配置了。FPGA的重配置（也叫重构）分为全重构和局部重构，全重构是将整体bitstream文件download到FPGA中。
长弓的坚持
·
2020-07-04 03:17
FPGA部分重配置
Xilinx
Altera
FPGA中的逻辑资源（Slices VS LE)比较
进入正题要比较Xilinx和
Altera
的FPGA，就要清楚两个大厂FPGA的结构，由于
weixin_34417635
·
2020-07-04 03:53
FPGA设计——CMOS图像采集与以太网传输显示(OV7670)
2.硬件系统框图CMOS采用OV7670(30万像素)，FPGA采用
ALTERA
公司的CYCLONEIV，以太网卡采用REALTK公司的100M网卡芯片。
weixin_33921089
·
2020-07-04 02:32
Altera
FFT核使用详解
所幸的是
Altera
和Xilinx两大巨头都提供了自己FFT核，本文将详细讲解如何使用
Altera
的FFT核。
Altera
FFT核FFTIPcore的总体架构分析：FFT分为fixedt
weixin_30696427
·
2020-07-04 02:43
Altera
FPGA NIOS-II之Hello World
但是与其他处理器架构相比NIOSII最大的特点是运行在（Intel
Altera
）FPGA上的软核处理器，说白了就是使用VerilogHDL或者VHDL语言在FPGA内部实现了一个处理器，这是一个庞大的系统
Mr qqtang
·
2020-07-04 02:32
FPGA
ALTERA
千兆网IP核Triple-Speed Ethernet使用方法
主要参考文献是
altera
官方的ug01008"Triple-SpeedEthernetIntelFPGAIPUserGuide".读者需对以太网OSI分层模型有基本的了解。
shimmy_lee
·
2020-07-04 02:15
FPGA学习笔记
NIOS II- Dual_Port RAM IP的应用
本设计所用芯片为
ALTERA
系列中CycloneI
programmer_guan
·
2020-07-04 01:31
SOPC
FPGA研发之道(20)-片上系统
ALTERA
和XILINX已各自推出了各自应用片上系统（FPGA领域称之为SOPC，因此其片上系统可以根据业务需
阿昏豆
·
2020-07-04 00:16
FPGA开发
使用Tcl脚本把png图片转mif或coe文件
但是
Altera
的ROM支持mif文件，Xilinx只支持coe文件，他们都不支持图片文件，如：png、jpg、gif等。Tcl脚本的Tk库提供了读取png图片的命令。
队长-Leader
·
2020-07-04 00:49
FPGA
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