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FPGA时序分析
FPGA
通信—千兆网(UDP)软件设计
一、PHY引脚功能描述电路设计使用RTL8211EG,硬件设计、焊接正常用网线链接电脑和电路板,看到本地链接的1Gbps,代表设备网卡正常工作。
仲南音
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2023-09-08 08:07
fpga开发
aarch64 arm64 部署 stable diffusion webui 笔记 【2】继续安装其他依赖 g
fpga
n
接上篇aarch64arm64部署stablediffusionwebui笔记【1】准备venv安装pytorch验证cuda_hkNaruto的博客-CSDN博客编辑requirements_versions.txt,注释掉torch启动webui.sh(venv)[root@ceph3stable-diffusion-webui]#useraddyeqianguseradd:警告:此主目录已经
hkNaruto
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2023-09-08 05:11
stable
diffusion
ai
nvidia
stable
diffusion
pytorch
笔记
aarch64 arm64 部署 stable diffusion webui 笔记 【3】
接上篇aarch64arm64部署stablediffusionwebui笔记【2】继续安装其他依赖g
fpga
n-CSDN博客sourcevenv/bin/activateexportLD_LIBRARY_PATH
hkNaruto
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2023-09-08 05:37
stable
diffusion
ai
nvidia
stable
diffusion
pytorch
零基础入门
FPGA
,如何学习?
姓名:李亚洲学号:20181213925学院:广研院(通信工程学院)引自:https://zhuanlan.zhihu.com/p/360418971【嵌牛导读】零基础学习
FPGA
应该从哪入手,应该看什么教程
兴趣使然
·
2023-09-07 16:21
数电基础:时序逻辑电路的
时序分析
目录1.组合逻辑延迟2.时钟输出延迟Tco3.同步系统中时钟频率3.1建立时间与保持时间都满足3.2建立/保持时间不满足(1)Tcomb太大导致建立时间不满足(2)器件的固有保持时间增大(老化)使得保持时间违例4.时钟偏斜及其影响4.1时钟偏斜的物理意义4.2时钟偏斜对时序的影响(1)对于未引入时钟偏斜时,保持时间与建立时间均不为例必要条件:(2)引入时钟偏斜后的时序图如下(Tskew21>0)(
飞奔的大虎
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2023-09-07 11:33
嵌入式AI部署常用硬件平台
算力常用单位:FLOPS:FLOPS是每秒浮点数运算次数,一般见于GPU;TOPS:通常是指八位定点数运算的次数,一般见于
FPGA
和ASIC;1TFLOPS与1TOPS,前者代表是每秒执行1万亿次浮点运算次数
灯下随笔
·
2023-09-07 11:55
人工智能
FPGA
加速器支撑ChatGPT类大语言模型创新
作者:BillJenkins,Achronix人工智能/机器学习产品营销总监探索
FPGA
加速语言模型如何通过更快的推理、更低的延迟和更好的语言理解重塑生成式人工智能简介:大语言模型近年来,大型语言模型(
电子科技圈
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2023-09-07 09:46
fpga开发
chatgpt
语言模型
Xilinx Platform Cable USB II Firmware Loader无法识别/驱动安装失败解决办法
现象描述XilinxPlatformCableUSBII无论是官方的DLC10,还是第三方的DLC9均无法识别,表现为以下几种:Xilinx官方DLC10下载器,插上US线,红灯不亮,或者连接上
FPGA
whik1194
·
2023-09-07 07:14
ISE
Vivado
MicroBlaze系列教程
fpga开发
FPGA
热设计
ALTERA的
FPGA
分为商用级(commercial)和工业级(induatrial)两种,商用级的芯片可以正常工作的结温范围为0~85摄氏度,而工业级芯片的范围是-40~100摄氏度。
ALIFPGA
·
2023-09-07 07:14
FPGA设计
FPGA热设计
【
FPGA
】Vivado综合停滞、死机(PID Not Specified)解决方法
在学
FPGA
的过程中发现:Vivado一点runsynthesis就挂死,原来还以为只是综合时间比较长,但等了30分钟还是没有综合完成。并且不管多简单的工程都结果都一样。
v-man
·
2023-09-07 07:44
FPGA
fpga/cpld
VIRTEX II 系列
FPGA
的配置部分文档的翻译阅读参考
最近想要阅读了一下VIRTEXII系列的手册,英语水平实在有限没法直接阅读,只能一点点拿软件翻译过来阅读。为了以后读着方便现在发出来,也可以供大家阅读时参考使用,现在把翻译结果发出来。原版内容也挺难找的,我是在这个人的资源这里下载的。UG002VIRTEXII用户手册本文内容开始字317页配置细节部分目录配置存储单元:列和帧IOB列IOI列CLB列BlockRAM列BRAM互联资源列GCLK列配置
霜雪丶梦尘
·
2023-09-07 07:11
fpga开发
XILINX
FPGA
7K325T 烧录MCS文件后无法自启动的问题
XILINX
FPGA
7K325T烧录MCS文件后无法自启动的问题现象描述:使用IMPACT烧写
FPGA
外挂的BPI的flash后,发现烧完之后DONE信号一直没有拉高,烧写失败,重新上电之后,电流会冲上加载比特流是的电流
weixin_38991946
·
2023-09-07 07:41
fpga/cpld
xilinx
FPGA
IOB约束使用以及注意事项
文章目录一、什么是IOB约束二、为什么要使用IOB约束1、在约束文件中加入下面约束:2、直接在代码中加约束,三、IOB约束使用注意事项一、什么是IOB约束在xilinx
FPGA
中,IOB是位于IO附近的寄存器
C.V-Pupil
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2023-09-07 07:41
Verilog语法知识分享
fpga开发
Vivado远程编译并下载程序到本地xilinx开发板
Vivado远程编译并下载程序到本地xilinx开发板关键词:vivado 远程烧写 frp
FPGA
xilinx 云服务器需求分析: 项目需要,最近需要把
FPGA
程序从altera移植到
大功率灯泡
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2023-09-07 07:10
FGPA
fpga
嵌入式
Xilinx
FPGA
下载mcs文件时的下载配置
Xilinx
FPGA
下载mcs文件时的下载配置现象分析写了一个LED点灯程序,在线下载到
FPGA
时,程序能正常运行,但是,下载mcs文件到Flash时,显示下载成功,但是关机再开机后,程序却不运行。
lyl455133
·
2023-09-07 07:09
FPGA
笔记
机器学习
经验分享
bit、bin 、mcs文件区别
FPGA
里面的可执行文件都涉及到*.bit,*.mcs,*.bin和*.elf。bit文件bit文件一般用于JTAG在线进行调试的时候,是把bit文件是烧写到
FPGA
中进行在线调试。
横二彪
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2023-09-07 07:38
FPGA
fpga开发
【
FPGA
】通俗理解从VGA显示到HDMI显示
注:大部分参考内容来自“征途Pro《
FPGA
Verilog开发实战指南——基于AlteraEP4CE10》2021.7.10(上)”贴个下载地址:野火
FPGA
-Altera-EP4CE10征途开发板_核心板
GGGLF
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2023-09-07 07:38
fpga开发
FSK解调技术的
FPGA
实现
本原创文章由深圳市小眼睛科技有限公司创作,版权归本公司所有,如需转载,需授权并注明出处一、FSK信号的解调原理FSK信号的解调也有非相干和相干两种,FSK信号可以看作是用两个频率源交替传输得到的,所以FSK的接收机由两个并联的ASK接收机组成。(1)相干解调相干解调是利用乘法器,输入一路与载频相干的参考信号与载频相乘,通过低通滤波,滤除高频信号,即得原始信号,FSK经过带通滤波之后,可以看作是两路
小眼睛FPGA
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2023-09-07 07:08
fpga开发
FPGA
开发流程简介
典型的
fpga
开发流程一般包括功能定义/器件选型、设计输入、功能仿真(RTL级仿真)、综合优化、综合后仿真(静态仿真)、实现(布局布线)、布线后仿真(静态
时序分析
及时序仿真)、板级仿真以及芯片编程与调试等主要步骤
alone_l
·
2023-09-07 07:08
fpga开发
Xilinx
FPGA
超温关机保护
在UG480文档,有关于
FPGA
芯片热管理的介绍。首先需要理解XADC中的OverTemperature(OT)和UserTemperature的关系。
怪都督
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2023-09-07 07:36
FPGA
笔记
FPGA
Vivado
xilinx
温度保护
【两周学会
FPGA
】从0到1学习紫光同创
FPGA
开发|盘古PGL22G开发板学习之DDR3 IP简单读写测试(六)
需授权并注明出处适用于板卡型号:紫光同创PGL22G开发平台(盘古22K)一:盘古22K开发板(紫光同创PGL22G开发平台)简介盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款
FPGA
小眼睛FPGA
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2023-09-07 07:36
fpga开发
FPFA
fpga开发
学习
FPGA
的ADC&DAC转换与检验(一)
实验内容大概是:没有画图是因为了重装电脑,visio没下好,不是偷懒(ADC芯片←←←↑↓↑PC←串口发送←
FPGA
→DAC芯片↑首先阅读用户手册:DAC手册:12位两路电压输出,SPI协议。
NoNoUnknow
·
2023-09-07 05:48
FPGA学习
fpga开发
FPGA
图像处理基础~sobel算子
sobel的由来是求导公式即:f'(x)=lim(h→0)[f(x+h)-f(x-h)]/2h,通过高等数学的知识易得,这个公式可以通过求微分来取得数值变化的大小。而要对图像使用的情况下由于求极限也只能趋于1,则取近似为f'(x)=[f(x+1)-f(x-1)]/2,通常sobel核的范围是3x3,而其中的中间需要加权一倍。整体呈现:(来自百度百科)verilog实现方法:always@(pose
NoNoUnknow
·
2023-09-07 05:48
图像处理
人工智能
在线升级之ICAP,ISP,BIN,HEX,MCS
具体可参考:
FPGA
中ICAP原语的使用——Multiboot功能的实现_朽月的博客-CSDN博客ICAP是管理内部配置访问端口的原语,于是我学习的第一个原语。
NoNoUnknow
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2023-09-07 05:16
FPGA学习
fpga
【
FPGA
项目】沙盘演练——基础版报文收发
第1个虚拟项目前言点灯开启了我们的
FPGA
之路,那么我们来继续沙盘演练。用一个虚拟项目,来入门练习,以此步入数字逻辑的大门。
子墨祭
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2023-09-07 01:13
FPGA项目篇
fpga开发
基于
FPGA
的RGB转HSV图像算法设计
一、什么是HSV色彩空间?RGB色彩空间是基于三基色而言,即红色、绿色、蓝色。而HSV色彩空间则是基于色调、饱和度和亮度而言的。色调(H)是指光的颜色,例如,彩虹中的赤,橙,黄,绿,青,蓝,紫分别表示不同的色调。在OpenCV中,色调在区间[0,180]内取值。例如,代表红色、黄色、绿色和蓝色的色调值分别为0、30、60和120。饱和度(S)值色彩的深浅。饱和度在区间[0,255]内取值。当饱和度
战斗的青春岁月
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2023-09-07 00:31
FPGA学习
fpga开发
图像处理
【
FPGA
教程案例47】图像案例7——基于
FPGA
的RGB图像转化为灰度图实现,通过MATLAB进行辅助验证
FPGA
教程目录MATLAB教程目录-----------------------------------------------------------------------------------
fpga和matlab
·
2023-09-07 00:58
★教程2:fpga入门100例
matlab
图像处理
FPGA教程
RGB转灰度图
verilog
基于
FPGA
的RGB图像转化为灰度图实现,通过MATLAB进行辅助验证
目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程1.算法运行效果图预览2.算法运行软件版本vivado2019.2matlab2022a3.部分核心程序`timescale1ns/1ps////Company://Engineer:////CreateDate:2023/08/01//DesignName://ModuleName:RGB2gray
简简单单做算法
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2023-09-07 00:28
Verilog算法开发
#
图像算法
matlab
RGB图像
灰度图
FPGA
Verilog——Chipscope简单实用的使用方法(基于ISE14.7 )
Verilog——Chipscope简单实用的使用方法(基于ISE14.7)
FPGA
程序设计也避免不了需要进行在线调试工作,XILINX的ISE提供了Chipscope工具进行在线调试。
Footprints明轩
·
2023-09-07 00:20
Verilog
fpga
verilog
debug
Verilog——双向IO口的
FPGA
实现
双向IO口的
FPGA
实现双向IO口的Verilog试验主要功能模块代码仿真代码仿真结果双向IO口的Verilog试验主要功能为深入理解双向端口的使用,进行本仿真试验,完成一个类似可修改数值的计数器。
Footprints明轩
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2023-09-07 00:50
Verilog
verilog
本地使用G
FPGA
N进行图像人脸修复
人脸修复1.下载项目和权重文件2.部署环境3.下载权重文件4.运行代码5.网页端体验首先来看一下效果图1.下载项目和权重文件https://github.com/iptop/G
FPGA
N-for-Video.git2
咚咚锵咚咚锵
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2023-09-06 20:26
记录篇
python
人工智能
AI作画
FPGA
基本算术运算
FPGA
基本算术运算
FPGA
基本算术运算1有符号数与无符号数2浮点数及定点数I、定点数的加减法II、定点数的乘除法3仿真验证i、加减法验证ii、乘除法验证
FPGA
基本算术运算
FPGA
相对于MCU有并行计算
Quikk
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2023-09-06 20:54
fpga开发
基于
FPGA
的ECG心电信号峰值检测和心率计算,包括testbench测试文件和ECG数据转换为coe文件程序
目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程1.算法运行效果图预览2.算法运行软件版本vivado2019.2matlab2022a3.部分核心程序`timescale1ns/1ps////Company://Engineer:////CreateDate:2023/09/0504:23:51//DesignName://ModuleName:
简简单单做算法
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2023-09-06 20:53
#
通信工程
Verilog算法开发
fpga开发
FPGA
ECG心电信号
峰值检测
ECG心率
nios ii 工程(严重) generate: java.lang.IllegalStateException: java.lang.IllegalStateException: java.lang
java.lang.IllegalStateException:java.lang.IllegalStateException:java.lang.NumberFormatException:emptyString昨天为了缩减
fpga
ziou2323
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2023-09-06 18:00
nios
ii
之於本學期
六、應用技術的學習,solidworks、AutoCAD、車工、銑工、激光切割、線切割、鉗工、3D打印、STM32、
FPGA
。
徐然TshiJian
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2023-09-06 17:11
H265视频硬解
硬解,使用非CPU进行编码,如显卡GPU、专用的DSP、
FPGA
、ASIC芯片等。目前的主流GPU加速平台:INTEL、AMD、NVIDIA。
byxdaz
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2023-09-06 17:33
音视频
视频编解码
基于
FPGA
的数字秒表设计(完整工程)
目录概述设计功能数字秒表设计的目的模块仿真设计代码概述该设计是用于体育比赛的数字秒表,基于
FPGA
在QuartusII9.0sp2软件下应用VHDL语言编写程序,采用ALTRA公司CycloneII系列的
单片机探索者bea
·
2023-09-06 13:18
fpga开发
基于
FPGA
的FIR数字滤波器设计(quartus和vivado程序都有)。
基于
FPGA
的FIR数字滤波器设计(quartus和vivado程序都有)。附:1.配套quartus从MATLAB系数生成直到仿真成功说明文档。2.配套仿真出波形(图1)的视频。
单片机探索者bea
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2023-09-06 13:18
fpga开发
FPGA
/IC秋招面试题 1(解析版)
分享个人觉得遇到还不错的题,后续有会继续补充。。。以下题目均来自网络平台,用于学习交流如有侵权立马删除!!!1.Verilog语言中,下面哪些语句不可被综合()A.#delay语句B.initial语句C.always语句D.用generate语句产生的代码考察可综合和不可综合语句。答案AB,可综合是指通过语句描述出对应的电路,所有综合工具都不支持的结构time,defparam,$finish,
咖啡0糖
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2023-09-06 13:18
FPGA面试题
fpga开发
基于
FPGA
的信号发生器(三角波、方波、正弦波)
目录DDS实现原理DDS整体设计框图QuartusII仿真modelsim仿真顶层代码DDS实现原理DDS(DirectDigitalFrequencySynthesizer)直接数字频率合成器,也可叫DDFS。DDS是从相位的概念直接合成所需波形的一种频率合成技术。不仅可以产生不同频率的正弦波,而且可以控制波形的初始相位。主要构成:内部:相位累加器,正弦查找表外围:DAC,LPF(低通滤波器)工
单片机探索者bea
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2023-09-06 13:17
fpga开发
基于Verilog HDL语言的
FPGA
课后习题--两位二进制比较器(含testbench测试语句)
请思考如何用case语句写出比较电路:推出一个2位较大数判断电路的真值表用case语句编写判断电路1、给出程序2、给出仿真程序3、给出RTL图4、给出仿真结果1、真值表输入输出A1B1A0B0gt:A>Beq:A=Blt:A
Cheeky_man
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2023-09-06 08:53
学习总结
数字IC
verilog
FPGA
按键消抖与仿真源文件中的随机数
在
FPGA
中可以通过对信号的快速精准判断,只需要根据电平持
小猛笔记
·
2023-09-06 03:13
FPGA
开发语言
FPGA
【紫光同创国产
FPGA
教程】——【PGL22G第七章】串口收发实验例程
需授权并注明出处适用于板卡型号:紫光同创PGL22G开发平台(盘古22K)一:盘古22K开发板(紫光同创PGL22G开发平台)简介盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款
FPGA
小眼睛FPGA
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2023-09-05 17:54
fpga开发
FPFA
fpga开发
【SOC
FPGA
】外设KEY点LED
文章目录一、添加LED和KEY的pio外设1、黄金参考工程2、配置pio外设(1)添加pio_KEY(2)添加pio_LED3、修改Verilog代码4、全编译二、生成相应的文件,转移至sd卡内1、更新dtb文件2、更新rbf文件4、替换sd卡中的内容三、编写C代码实现功能1、C工程准备2、C语言实现按键点灯3、效果演示一、添加LED和KEY的pio外设1、黄金参考工程2、配置pio外设打开Pla
菜虚鲲001
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2023-09-05 15:59
fpga开发
ssh
linux
【
FPGA
】ILA抓取inout类型失败问题
本来IIC读写模块以及通过编译。但是在测试的时候,要写代码。碰到了问题,想在top.v里面用下面的ILA来抓取i2c_sdat的信号。结果报错[Synth8-5744]wirexx;assignxx=i2c_sdat;ila0ila(.probe0(wr),.probe1(done),.probe2(i2c_sclk),.probe3(xx)//报错–>[Synth8-5744]Inoutbuff
菜虚鲲001
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2023-09-05 15:59
fpga开发
KC705开发板——MGT IBERT测试记录
FPGA
芯片型号为XC7K325T-2FFG900C。
怪都督
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2023-09-05 06:42
FPGA
笔记
Vivado
KC705
IBERT
MGT
深入浅出玩转
FPGA
——笔记8 漫谈状态机设计
1状态机的基本概念硬件的并行性决定了用不同verilog描述的硬件实现(比如不同的always语句)都是并行执行的,那么如果希望分多个时间完成一个任务,怎么办?方法1可以用多个使能信号赖衔接多个不同的模块,但是这样做多少显得有些繁琐。方法2状态机应运而生1.1构成状态机基本要素构成状态机的基本要素是状态机的输入、输出和状态。输入就是一些引起状态变化的条件输出就是状态变化后引起的结果变化状态就是各个
海绵宝宝爱学习
·
2023-09-05 06:40
深入浅出玩转FPGA
单片机
stm32
嵌入式硬件
fpga开发
FPGA
输出lvds信号点亮液晶屏
1概述该方案用于生成RGB信号,通过lvds接口驱动逻辑输出,点亮并驱动BP101WX-206液晶屏幕。参考:下面为参考文章,内容非常详细。XilinxLVDSOutput——原语调用_vivado原语_ShareWow丶的博客http://t.csdn.cn/Zy37p2功能描述MMCM模块为时钟模块,负责将系统时钟变频与输出,产生各模块所需要的时钟;data_generator模块用于生成各种
nazonomaster
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2023-09-05 06:39
fpga开发
嵌入式硬件
Verilog
液晶屏驱动
赛灵思
Xilinx
lvds
7 Series
FPGA
s GTX/GTH Transceivers
BlockDiagram3.Transmitter4.Receiver5.PhysicalCodingSublayer(PCS)6.PhysicalMediumAttachment(PMA)本博客为Xilinx7系列
FPGA
Starry丶
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2023-09-05 06:39
数字IC设计方法学
标准总线接口协议
fpga开发
数字IC
FPGA
实现电机转速PID控制
通过纯RTL实现电机转速PID控制,包括电机编码器值读取,电机速度、正反转控制,PID算法,卡尔曼滤波,最终实现对电机速度进行控制,使其能够渐近设定的编码器目标值。一、设计思路前面通过SOPC之NIOSⅡ实现电机转速PID控制(调用中断函数)对电机实现了PID控制,然后就可以按照其设计方式将上层的C语言实现的PID控制部分等全部转换成Verilog代码,最终实现纯RTL进行PID控制。在前文中,电
STATEABC
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2023-09-05 06:38
一般人学不会的FPGA
FPGA
fpga开发
verilog
PID
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