FPGA时钟第4页

【BUG】为什么同样的初始化代码STM32F1正常而F0报错？

源代码：/*开启时钟*/RCC_APB2PeriphClockCmd(RCC_APB2Periph_USART1,ENABLE);//开启USART1的时钟RCC_APB2PeriphClockCmd(

吃货界的嵌入式攻城狮·2025-06-28 04:37

STM32 CAN 单个设备回环通信及三个设备互相通信

一、基本流程基础配置分为三大块：1.CAN外设的初始化RCC时钟初始化（GPIO时钟和CAN1的时钟）GPIO初始化（CAN_TX复用推挽输出模式，CAN_RX上拉输入模式）整个CAN外设的初始化（结构体配置

2401_88885971·2025-06-28 03:36

FPGA(现场可编程门阵列)是什么？

FPGA(现场可编程门阵列)是什么？

Yashar Qian·2025-06-27 20:16

异构计算解决方案（兼容不同硬件架构）

异构计算解决方案通过整合不同类型处理器（如CPU、GPU、NPU、FPGA等），实现硬件资源的高效协同与兼容，满足多样化计算需求。

ARM2NCWU·2025-06-27 17:29

EtherCAT工业实时以太网深度解析：从高速控制到智能互联的技术革命

文中结合多轴运动控制、跨协议集成等典型应用，提供从分布式时钟配置到故障诊断的完整代码示例，并解析TSN融合、AI驱动等未来演进方向。实测数据表明，EtherCAT可使控

AI_DL_CODE·2025-06-27 17:28

FPGA与Verilog实现的Cordic算法测试项目

本文还有配套的精品资源，点击获取简介：Cordic算法是一种在FPGA和Verilog硬件描述语言中实现高效的数值计算技术，它简化了硬件资源需求，特别适合资源有限的嵌入式系统。

weixin_42668301·2025-06-27 04:01

实时解码技术：基于FPGA芯片的即时错误诊断与修正系统，实现计算过程中的动态纠错

以下基于资料构建的基于FPGA的实时动态纠错系统技术框架，涵盖原理、实现路径与典型应用：一、FPGA芯片的核心特性支撑实时动态纠错FPGA（现场可编程门阵列）的硬件可重构性和并行架构是动态纠错系统的物理基础

百态老人·2025-06-27 03:52

零起步的 FPGA 学习圣经：Project F 开源项目深度解读

在FPGA学习过程中，你是否也曾遇到过这些问题：教材晦涩难懂，电路图和代码脱节？找不到既系统又实战的开源学习资料？工具链配置复杂，不知从何下手？

OpenFPGA·2025-06-27 03:46

基于FPGA的数字图像处理【1.5】

第2章FPGA与图像处理随着图像分辨率的大幅度提升和图像处理算法复杂度的提升，传统的串行处理器已经越来越不能满足图像处理的实时性需求。

BinaryStarXin·2025-06-26 21:39

【教程4＞第7章＞第23节】基于FPGA的RS(204,188)译码verilog实现7——欧几里得迭代算法模块

目录1.软件版本2.RS译码器逆元欧几里得算法模块原理分析3.RS译码器逆元欧几里得算法模块的verilog实现3.1RS译码器逆元欧几里得算法模块verilog程序3.2程序解析欢迎订阅FPGA/MATLAB

fpga和matlab·2025-06-26 20:29

FPGA的星辰大海

编者按时下风头正盛的DeepSeek，正值喜好宏大叙事的米国大统领二次上岗就业，OpenAI、软银、甲骨文等宣布投资高达5000亿美元“星际之门”之际，对比尤为强烈。某种程度上，，是低成本创新理念的直接落地。包括来自开源社区的诸多赞誉是，并非体现技术有多“超越”，而是让更多的人可以直接体验，把通往AGI的门票，从奢侈品变成了日用品。四十年前的上世纪八十年代初，美国发起的星球大战，高昂的重金投入比拼

forgeda·2025-06-26 17:38

基于高云GW5AT-15 FPGA的SLVS-EC桥MIPI设计方案分享

设计需求设计一个4LanesSLVS-EC桥接到2组4lanesMIPIDPHY接口的电路模块：（1）CMOS芯片：IMX537-AAMJ-C，输出4lanesSLVS-EC4.752GbpsLane速率；（2）FPGA

_Hello_Panda_·2025-06-26 17:38

基于ARM+FPGA+ADC的储能协调控制器/EMS，支持全国产，支持实时系统

协调控制器是一款灵活可定制逻辑的多功能控制装置，可根据实际应用环境需求定制对应的控制逻辑，应用范围广泛，既可作为新能源站（光伏、风电、储能）的协调控制器，也可作为微网控制器或者综合控制器。产品特点1、支持图形化逻辑组态工具实现装置接口信号、处理逻辑、输出控制及事故告警的现场可视化组态、程序升级，可根据现场需求灵活定制功能；2、具备多路信号采集、多路控制输出；3、具有多种通讯接口，具备强大快速的通信

深圳信迈主板定制专家·2025-06-26 16:59

7a系列mrcc xilinx_Xilinx 7 Series FPGA!型号列表

Xilinx7SeriesFPGA型号列表SupportedDevice(1),(2)CoreVersionSignalingEnvironmentVirtex-5XC5VFX70T-FF1136-2C

·2025-06-26 15:27

XC7K160T-1FBG484I、XC7A100T-2CSG324I FPGA可编程门阵列 PDF规格书

1、XC7K160T-1FBG484I说明：Kintex®-7FPGA有-3、-2、-1、-1L和-2L速度等级，其中-3具有最高的性能。

Summer-明佳达电子·2025-06-26 15:27

TI SAR ADC

各子ADC采样时钟均匀分布，依次按相位延迟1/fs完成各自转换后再通过选择器（

·2025-06-26 09:18

调试HDMI音频能8通道播放声音

一、使用场景我们是通过rk主控的hdmi接口播放音视频给到ite68051芯片解析出8声道数据，分别通过4路i2s的数据脚给给到fpga去解析调试步骤：1.根据相关手册配置hdmi输出，hdmi声卡注册

hxHardway·2025-06-26 05:48

ModelSim在FPGA设计中的功能仿真与时序仿真

在FPGA（现场可编程门阵列）设计的复杂流程中，仿真环节扮演着至关重要的角色。它不仅能够帮助设计师在物理实现之前发现并修正设计错误，还能通过模拟实际工作环境来评估设计的性能和稳定性。

chao189844·2025-06-26 01:52

基于STM32的Proteus仿真LCD1602显示

代码使用keil5编译，hal库仿真效果：显示字母数字以及变量主函数代码intmain(void){charstr[80];chari,j;i=0;HAL_Init();/*配置系统时钟为内部8Mhz*

Ma_si·2025-06-26 00:15

基于STM32f103c8t6的万年历+Proteus仿真

通过STM32F103C8T6为核心控制单元，结合DS1302时钟芯片及DS18B2

房征劲Kendall·2025-06-25 23:42

VIVADO导出仿真数据到MATLAB中进行分析

VIVADO导出仿真数据到MATLAB中进行分析目录前言一、导出仿真数据需要编写的RTL代码二、MATLAB读入txt文件中的数据三、需要注意的点总结前言在使用XilinxVivado进行FPGA开发时

FPGA与信号处理·2025-06-25 16:14

VxWorks在Zynq平台上的移植详细流程

Zynq平台以其独特的FPGA与ARMCortex-A处理单元结合的设计，广泛应用于工业控制、航空航天、通信设备等多个领域。本文档深入浅出，旨在帮助开发者理解和掌握如何在这一平台上成

缪超争Lighthearted·2025-06-25 14:35

TeleScan PE

目录物理层深度剖析通道结构信号完整性关键技术链路训练（LinkTraining）协议层核心技术TLP（事务层包）结构虚拟通道管理原子操作（PCIe5.0+）硬件实现关键FPGA实现方案信号完整性设计规范总结

fei_sun·2025-06-25 12:20

大厂校招：海能达嵌入式面试题及参考答案

SPI主要由四根信号线组成：时钟线（SCLK）：由主设备产生，用于同步数据传输。时钟的频率决定了数据传输的速度。主设备输出/从设备输入线（MOSI）：主设备通过该线向从设备发送数据。

大模型大数据攻城狮·2025-06-25 00:25

双时钟机制下的XL2407P芯片

XL2407P芯片是工作在2.400~2.483GHz世界通用ISM频段,集成微控制器的的SOC无线收发芯片。该芯片集成射频收发机、频率收生器、晶体振荡器、调制解调器等功能模块,并且支持一对多组网和带ACK的通信模式。发射输出功率、工作频道以及通信数据率均可配置。XL2407P内含以EPROM作为内存的8位微控制器,专为多组PWM的应用设计。例如灯控，遥控车应用。采用CMOS制程并同时提供客户低成

·2025-06-25 00:23

从并行到串行：计算机总线技术的演进与哲学

1.总线技术基础：理解数据传输的两种范式1.1总线的本质与分类1.2早期并行总线的设计逻辑1.3串行总线的兴起背景2.技术深层剖析：并行与串行的技术本质差异2.1并行总线的技术挑战与物理限制2.1.1时钟偏移问题的深度分析

泡沫o0·2025-06-24 23:48

SPI代码详解FPGA-verilog部分（FPGA+STM32）（一）

声明：本篇文章面向在已对SPI的四种时序有所了解的人我们采用SPI3模式以及将FPGA作从机，STM32作主机的方式讲解，在STM32控制部分采用的是半双工模式，但其实半双工与全双工区别不大，稍加修改即可本文章属于

MinJohnson·2025-06-24 18:02

混沌保密音频传输系统设计与评估

详细阐述了系统架构、混沌电路实现、FPGA/微控制器平台部署方案，并制定了全面的评估指标体系（包括音频失真度、误码率、加密/解密时间、密钥空间、敏感性分析、统计特性等）。

神经网络15044·2025-06-24 14:07

FPGA基础 -- Verilog 锁存器简介

由浅入深地讲解Verilog中的锁存器（Latch）**，包括：什么是锁存器（定义与作用）锁存器的分类（透明锁存器vs边沿触发器）Verilog中锁存器的建模方式锁存器与触发器的区别锁存器的时序特性与设计陷阱实际应用与避免锁存器的最佳实践综合工具识别锁存器的方式与调试技巧一、什么是锁存器（Latch）？锁存器是一种电平敏感的时序逻辑单元，用于在特定控制信号（如enable或clk为高电平）时锁存输

sz66cm·2025-06-24 11:20

FPGA基础 -- Verilog 竞争/竞态（Race Condition）

一、什么是“竞争/竞态（RaceCondition）”？概念说明典型后果信号竞争（GlitchRace）由两条或多条逻辑路径传播延迟不同导致。同一时刻从不同路径到达的电平先后顺序不可预知，产生毛刺或错误翻转。硬件级：产生额外脉冲，触发错误状态或计数。事件竞争/仿真竞态（SchedulingRace）仿真器在同一个时刻deltacycle内对同一变量存在多个驱动且调度顺序不确定（典型如=阻塞赋值）。

·2025-06-24 11:20

FPGA芯片企业需要做哪些认证？

FPGA芯片厂商，为了符合行业和客户的要求，保证产品的质量，需要在公司层面和产品层面完成一些标准的三方认证。

·2025-06-24 01:15

论持久战-STM32实现的PWM输出学习记录

首先说下配置的思路及过程：1）开启TIM4和GPIO时钟，配置PB8|PB9|PB10|PB11选择复用功能AF输出2

半斤技术八两宅·2025-06-23 21:20

XCVU47P-2FSVH2892E Xilinx Virtex UltraScale+ FPGA AMD

XCVU47P-2FSVH2892E是一款为超高带宽、超大逻辑、低延迟应用而生的旗舰级FPGA。它不仅为AI与网络加速提供了理想平台，也在5G与未来通信基础设施中发挥着核心作用。

XINVRY-FPGA·2025-06-23 19:34

Intel著名产品---ChatGPT o3作答

特点：4位微处理器，时钟速度为740kHz，集成了2300个晶体管。4004最初设计用于计算器，但它的发布开启了微处理器时代，为个人计算

部分分式·2025-06-22 23:49

STM32标准库之点亮LED灯

一、所需库函数1.RCC_APB2PeriphClockCmd使能或者失能APB2外设时钟函数原形：voidRCC_APB2PeriphClockCmd(u32RCC_APB2Periph,FunctionalStateNewState

Fccc.·2025-06-22 20:01

事务原语--时间戳方法

有几种生成时间戳的方法事务启动时使用系统的时钟作为事务的时间戳一个线程安全的只增计数器的数值作为事务的时间戳综合以上两种方法的时间戳生成方法。从语义上说，在基于时间戳的方法中，认为两个事务是不

weixin_34126557·2025-06-22 19:53

FPGA基础 -- Verilog 的值变转储文件（VCD：Value Change Dump）

Verilog的“值变转储文件（VCD：ValueChangeDump）”，这是一项在仿真调试中至关重要的技术，可以帮助你“看见”RTL中每个信号随时间的变化过程。一、什么是Verilog的值变转储文件（VCD）VCD文件是一种标准格式的文本文件，全称为ValueChangeDump，用于记录Verilog仿真过程中信号的取值变化。它的作用类似于逻辑分析仪的抓取波形，但作用于RTL层，用于：波形观

sz66cm·2025-06-22 01:27

FPGA基础 -- Verilog 的属性（Attributes）

Verilog的属性（Attributes）的系统化培训内容，适用于希望深入理解属性如何在综合、仿真和工具指示中使用的专业工程师。内容将涵盖：属性的定义、语法、使用场景、典型示例、工具兼容性与注意事项。一、什么是Verilog的属性（Attribute）Verilog的属性是附加在语句或对象上的元信息（Metadata），不会改变功能行为，但用于指导综合器、仿真器或其他EDA工具的行为，例如：优化

sz66cm·2025-06-22 00:24

在 DE2-115 开发板上使用 Chisel 编写流水灯程序

在DE2-115开发板上使用Chisel编写流水灯程序步骤1：打开QuartusII软件步骤2：编写Verilog代码步骤3：配置项目步骤4：分配引脚步骤5：编译项目步骤6：下载比特流到FPGA步骤7：

奈一410·2025-06-22 00:52

FPGA基础 -- Verilog 共享任务（task）和函数（function）

Verilog中共享任务（task）和函数（function）的详细专业培训，适合具有一定RTL编程经验的工程师深入掌握。一、任务（task）与函数（function）的基本区别特性taskfunction调用方式可以在过程块中调用可以在表达式中调用返回值无返回值，通过output/inout传递必须有返回值执行周期可以包含时间延迟#、事件@不能有任何延迟并发可与fork...join结合实现并发

sz66cm·2025-06-21 17:36

宽带中频10.4G采集卡

板载FPGA具备实时信号处理能力，可以进行大数据量的实时信号处理，这些特性使其成为超宽带信号采集、雷达、复杂电磁环境及无线频谱应用领域进行信号采集和分析的理想工具。

·2025-06-21 14:44

PCIe宽带中频采集回放平台3GS/s 采集14bit 2通道 12.6GS/s回放 16bit 2通道

板载FPGA具备实时信号处理能力，可实现数字下变频DDC、数字滤波、快速傅立叶变换等信号处理算法。提供快速的PCIExpress3.0x8数据传输接口，以及灵活

FPGA_ADDA·2025-06-21 14:44

FliTik翻页时钟v1.1.25.36，支持安卓TV/手机/车机+windows电脑端

FliTik翻页时钟v1.1.25.36，支持安卓TV/手机/车机+windows电脑端FliTik翻页时钟是一款集高颜值与强大功能于一身的全平台数字时钟工具类应用，支持TV、iOS、安卓、PC以及鸿蒙系统

jinshu452·2025-06-21 13:13

中频收发卡-采集回放

它具有14bit分辨率、3GS/sAD采样率和12.6GS/sDA更新率，基于XilinxKU060FPGA系列。

FPGA_ADDA·2025-06-21 13:42

FPGA基础 -- Verilog语言要素之整型数、实数、字符串

✅一、整型数（Integer）Verilog中的整型值支持如下几种方式表达：1.常规整数格式（literal）10//默认十进制8'd10//8位的十进制108'b1010//8位的二进制8'o12//8位的八进制（12=10）8'hA//8位的十六进制（A=10）2.语法结构说明[位宽]'[进制][数值]位宽：指明宽度，如8'd10是8位进制：b：二进制（binary）o：八进制（octal）d

sz66cm·2025-06-21 11:27

第三届全国先进技术成果转化大会成功举办中科亿海微携品亮相

为深入贯彻落实党的二十届三中全会精神，积极响应国家“两重”“两新”“两业”“8+9新产业”经济发展战略，5月16日至18日，中科亿海微携国产FPGA、SiP系统级芯片、SoM模块和专用SoC芯片等核心产品

ehiway·2025-06-21 11:25

中科亿海微SoM模组——AI图像推理解决方案

本文介绍的中科亿海微基于FPGA+SoC架构的通用AI图像推理模组，主要

·2025-06-21 11:55

中科亿海微SoM模组——波控处理软硬一体解决方案

图波控处理板实物图波控处理板硬件由波控处理FPGA模块、角度补偿数据存储模块、电平转换模块、电源模块等关键模块组成。FPGA模块单元，选用中科亿海

ehiway·2025-06-21 11:24

中科亿海微SoM模组——中频信号采集存储卡

数字中频信号采集存储是指利用ADC、FPGA实现对信号进行数字化采集、处理和存储传输的过程。该技术在通信、雷达、无线电等领域具有重要应用。

ehiway·2025-06-21 11:54

中科亿海微SoM模组——FPGA+ARM核心板

FPGA+ARM核心板是基于中科亿海微的EQ6HL45型FPGA芯片开发的高性能核心板，具有处理器丰富、接口丰富、高速大带宽等特点，适合异构平台算法、控制等方面使用。