HDLBITS 第13页

HDLBits Day6

1.判断相等可以判断多位moduletop_module(input[1:0]A,input[1:0]B,outputz);assignz=(A==B);endmodule2.加号是进位加moduletop_module(input[2:0]in,output[1:0]out);assignout=in[0]+in[1]+in[2];endmodule3.数据定义可以定义成output[3:1]o

奔跑的技工z·2020-08-16 16:01

HDLbits Day9组合逻辑vs时序逻辑阻塞赋值vs非阻塞赋值

组合逻辑与时序逻辑的区别：组合逻辑中没有记忆（存储)单元，输出只与当前时刻的输入有关；时序逻辑中有存储反馈单元，输出不仅与当前时刻输入有关，还与前一时刻的状态有关。时序电路=组合电路+触发器d是由in和out异或而得，很显然这里是组合逻辑。moduletop_module(inputclk,inputin,outputout);wired;assignd=in^out;always@(posedg

奔跑的技工z·2020-08-16 03:31

Verilog语言之向量vector和解压缩数组unpacked array

今天在HDLbits网站学习的时候遇到一个有趣的东西，记录一下，也是第一次翻译文章。为了更加方便操作，将相关联的信号用一个名字组成向量。

早睡身体好~·2020-08-14 04:55

学会使用Hdlbits网页版Verilog代码仿真验证平台

相量子·2020-08-14 03:49

HDLbits答案更新系列6（3.1 Combinational logic 3.1.3 Arithmetic Circuits 3.1.4 Karnaugh Map to Circuit）

目录前言3.1.3ArithmeticCircuits3.1.3.1Halfadder（Hadd）3.1.3.2Fulladder（Fadd）3.1.3.33-bitbinaryadder（Adder3）3.1.3.4Adder（Exams/m2014q4j）3.1.3.5Signedadditionoverflow（Exams/ece2412014q1c）3.1.3.6100-bitbinary

wangkai_2019·2020-08-05 11:10

HDLBits刷题合集—9 Arithmetic Circuits

HDLBits刷题合集—9ArithmeticCircuitsHDLBits-66HaddProblemStatement创建一个半加器。半加器将两个输入(不带低位的进位)相加产生和和向高位的进位。

HDLBits·2020-08-05 10:18

Verilog专题（一）Vectors

对于verilog的学习，大概分两步，第一步先看书了解基本语法，语法书基本上大同小异，看一本就好了；第二步就是编程实现了，这里推荐一个比较好的实践网站HDLBits：https://hdlbits.01xz.net

Andy_ICer·2020-08-04 11:13

Verilog中关于for与generate for用法和区别的一点愚见

还是举这个例子：https://hdlbits.01xz.net/wiki/VectorrGivenan8-bitinputvector[7:0],reverse

李锐博恩·2020-07-14 05:48

Verilog专题（十七）线性反馈移位寄存器（LFSR）

HDLBits网址：https://hdlbits.01xz.net/wiki/Main_Page前言移位寄存器是产生信号和序列的常用设备，它分为线性和非线性两大类。

Andy_ICer·2020-07-09 10:10

HDLBits刷题合集—6 More Verilog Features

HDLBits刷题合集—6MoreVerilogFeaturesHDLBits-37ConditionalternaryoperatorProblemStatementVerilog也有像C语言一样的三元条件运算符

HDLBits·2020-07-04 05:38

hdlbits 练习汇总

网址如下：https://hdlbits.01xz.net/wiki/从basics开始对提交的答案进行汇总。

wangbowj123·2020-06-27 12:29

如何实现一个带双边沿检测的触发器

这是一道HDLBits上面的题目（Probelm97Dual-edgetriggeredflip-flop）。目的是实现一个带双边沿检测的触发器。