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HDLBITS
Verilog编程在线练习
目录一、门电路联系1.非门问题2.与门3.或非门二、组合逻辑练习1.2对1多路复用2.全加器3.卡诺地图三、时序逻辑相关练习1.D触发器2.D锁存器3.1~12计数器四、参考资料以下实验均在
HDLBits
—VerilogPractice
Nam、CH
·
2021-04-25 14:00
verilog
HDLBits
：在线学习 Verilog （十四 · Problem 65-69）
本系列内容来自于知乎专栏，链接如下：https://zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼数字逻辑在线学习网站
HDLBits
的教程与习题
数字积木
·
2020-09-15 06:15
芯片
编程语言
fpga
物联网
iptables
HDLBits
：在线学习 Verilog （十五 · Problem 70 - 74）
本系列内容来自于知乎专栏，链接如下：https://zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼数字逻辑在线学习网站
HDLBits
的教程与习题
数字积木
·
2020-09-15 06:15
芯片
编程语言
ai
qml
c++11
HDLBits
：在线学习 Verilog （十二 · Problem 55 - 59）
本系列内容来自于知乎专栏，链接如下：https://zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼数字逻辑在线学习网站
HDLBits
的教程与习题
数字积木
·
2020-09-15 06:14
芯片
编程语言
嵌入式
人工智能
单片机
HDLBits
：在线学习 Verilog （十三 · Problem 60-64）
本系列内容来自于知乎专栏，链接如下：https://zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼数字逻辑在线学习网站
HDLBits
的教程与习题
数字积木
·
2020-09-15 06:14
芯片
verilog
编程语言
jython
fpga
HDLBits
：在线学习 Verilog （十一 · Problem 50 - 54）
本系列内容来自于知乎专栏，链接如下：https://zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼数字逻辑在线学习网站
HDLBits
的教程与习题
数字积木
·
2020-09-15 06:14
编程语言
人工智能
javascript
数据挖掘
ai
HDLBits
Day12 count clock 做一个钟表
1.BCD码进位时，判断条件是if(m<8’h59)，这里是用16进制数表示，即4位二进制数表示5，四位二进制数表示9，BCD数实际上就是十六进制数，不过是人为设置满10进1.自己写的：moduletop_module(inputclk,inputreset,inputena,outputpm,output[7:0]hh,output[7:0]mm,output[7:0]ss);always@(p
奔跑的技工z
·
2020-08-23 08:07
Verilog
HDLbits
day4
1.verilog中比较大小只能用a>b和a
奔跑的技工z
·
2020-08-23 08:35
FPGA
HDLbits
代码记录一（1.Getting started & 2.1Basics）
此博用于学习记录，如果有错误，欢迎指正。Problemsets①gettingstarted//输出1moduletop_module(outputone);assignone=1;endmodule②outputzero//输出0moduletop_module(outputzero);assignzero=0;endmoduleVerilogLanguageBasics①wire//连接out
Ingrid_学习博
·
2020-08-23 08:56
学会使用
Hdlbits
网页版Verilog代码仿真验证平台
给大家推荐一款网页版的Verilog代码编辑仿真验证平台，这个平台是国外的一家开源FPGA学习网站，通过“https://
hdlbits
.01xz.net/wiki/Main_Page”地址链接进入网页
weixin_30882895
·
2020-08-23 07:35
HDLbits
答案更新系列23（5 Verification: Reading Simulation）
ReadingSimulation5.1Clock（Tb/clock）5.2Testbench1（Tb/tb1）5.3ANDgate（Tb/and）5.4Testbench2（Tb/tb2）5.5Tflip-flop（Tb/tff）结语
HDLbits
wangkai_2019
·
2020-08-23 07:35
HDLbits
答案更新系列19（3.3 Building Larger Circuits 3.3.1 Counter with period 1000等）
目录前言3.3BuildingLargerCircuits3.3.1Counterwithperiod1000（Exams/review2015count1k）3.3.24-bitshiftregisteranddowncounter（Exams/review2015shiftcount）3.3.3FSM:Sequence1101recognizer（Exams/review2015fsmseq）
wangkai_2019
·
2020-08-23 07:35
HDLbits
答案更新系列18（3.2.5 Finite State Machines 3.2.5.27 Q6b: FSM next-state logic等）
目录前言3.2.5FiniteStateMachines3.2.5.27Q6b:FSMnext-statelogic（Exams/m2014q6b）3.2.5.28Q6c:FSMone-hotnext-statelogic（Exams/m2014q6c）3.2.5.29Q6:FSM（Exams/m2014q6）3.2.5.30Q2a:FSM（Exams/2012q2fsm）3.2.5.31Q2b:
wangkai_2019
·
2020-08-23 07:35
HDLbits
答案更新系列10（3.2 Sequential Logic 3.2.4 More Circuits）
3.2.4MoreCircuits3.2.4.1Rule90（Rule90）3.2.4.2Rule110（Rule110）3.2.4.3Conway'sGameofLife16x16（Conwaylife）结语
HDLbits
wangkai_2019
·
2020-08-23 07:04
HDLbits
答案更新系列9（3.2 Sequential Logic 3.2.3 Shift Registers）
目录前言3.2.3ShiftRegisters3.2.3.14-bitshiftregister（Shift4）3.2.3.2Left/rightrotator（Rotate100）3.2.3.3Left/rightarithmeticshiftby1or8（Shift18）3.2.3.45-bitLFSR（Lfsr5）3.2.3.53-bitLFSR（Mt2015lfsr）3.2.3.632-b
wangkai_2019
·
2020-08-23 07:04
HDLbits
答案更新系列13（3.2.5 Finite State Machines 3.2.5.10 Lemmings 1等）
3.2.5FiniteStateMachines3.2.5.10Lemmings1（Lemmings1）3.2.5.11Lemmings2（Lemmings2）3.2.5.12Lemmings3（Lemmings3）3.2.5.13Lemmings4（Lemmings4）结语
HDLbits
wangkai_2019
·
2020-08-23 07:04
HDLbits
答案更新系列12（3.2.5 Finite State Machines 3.2.2.5 Simple state transitions 3等 ）
目录前言3.2.5FiniteStateMachines3.2.5.5Simplestatetransitions3（Fsm3comb）3.2.5.6Simpleone-hotstatetransitions3（Fsm3onehot）3.2.5.7SimpleFSM3（asynchronousreset）（Fsm3）3.2.5.8SimpleFSM3（synchronousreset）（Fsm3s
wangkai_2019
·
2020-08-23 07:04
HDLbits
答案更新系列11（3.2 Sequential Logic 3.2.5 Finite State Machines 3.2.5.1 Simple FSM 1等）
3.2.5.2SimpleFSM1（synchronousreset）3.2.5.3SimpleFSM2（asynchronousreset）3.2.5.4SimpleFSM2（synchronousreset）结语
HDLbits
wangkai_2019
·
2020-08-23 07:04
HDLbits
答案更新系列8（3.2 Sequential Logic 3.2.2 Counters）
目录前言3.2.2Counters3.2.2.1Four-bitbinarycounter（Count15）3.2.2.2Decadecounter（Count10）3.2.2.3Decadecounteragain（Count1to10）3.2.2.4Showdecadecounter（Countslow）3.2.2.5Counter1-12（Exams/ece2412014q7a）3.2.2.
wangkai_2019
·
2020-08-23 07:04
HDLBits
记录（二）
记录在
HDLBits
上做的题目,如有错误，欢迎指正。
sinat_39901027
·
2020-08-23 07:22
verilog学习
HDLBits
记录（三）
记录在
HDLBits
上做的题目,如有错误，欢迎指正。
sinat_39901027
·
2020-08-23 07:22
verilog学习
HDLBits
记录（一）
记录在
HDLBits
上做的题目,如有错误，欢迎指正。
sinat_39901027
·
2020-08-23 07:22
verilog学习
HDLbits
Exams/ece241 2013 q4
HDLbitsQuestion123Exams/ece2412013q4IreckonmostofguyscouldreadthroughinstructionsoverthatquestionsothatIwon’tdoanyexplanationsfurther(smile).WhileIwastryingtofigurethatquestion,Irealizedfewpointsyoumi
日落下的巴德尔
·
2020-08-23 06:49
Digital
Logic
HDLBits
代码输出 Circuits(二）
(1)combinationalLogic对于真值表，可以化简为“积之和”的形式（静态冒险：电路的输出在某种输入作用下，不应当发生跳变时却发生了跳变的情况。由于不同扇出路径上的不同传播时延造成的，在输出毛刺是由单个输入信号发生变化而造成时，可以通过在输出表达式的覆盖中引入冗余与项就能够消除静态冒险）1->0->1静态1冒险；0->1->0静态0冒险（动态冒险：原本期望一个输入变化会造成输出的一次变
人无再少年97
·
2020-08-23 05:31
verilog基础
hdlbits
_Exams/2014_q3fsm
https://
hdlbits
.01xz.net/wiki/Exams/2014_q3fsmerrorinfo:moduletop_module(inputclk,inputreset,//Synchronousresetinputs
anbncn1234
·
2020-08-23 05:25
verilog
hdlbits
_Exams/ece241_2014_q5b
https://
hdlbits
.01xz.net/wiki/Exams/ece241_2014_q5bmoduletop_module(inputclk,inputareset,inputx,outputz
anbncn1234
·
2020-08-23 05:25
verilog
hdlbits
_Exams/m2014_q6b
https://
hdlbits
.01xz.net/wiki/Exams/m2014_q6bmoduletop_module(input[3:1]y,inputw,outputY2);reg[3:1]d;
anbncn1234
·
2020-08-23 05:25
verilog
hdlbits
_Fsm_hdlc
https://
hdlbits
.01xz.net/wiki/Fsm_hdlc有errormoduletop_module(inputclk,inputreset,//Synchronousresetinputin
anbncn1234
·
2020-08-23 05:25
verilog
hdlbits
_Exams/2014_q3c
https://
hdlbits
.01xz.net/wiki/Exams/2014_q3cmoduletop_module(inputclk,input[2:0]y,inputx,outputY0,outputz
anbncn1234
·
2020-08-23 05:25
verilog
hdlbits
_ece241_2013_q8
https://
hdlbits
.01xz.net/wiki/Exams/ece241_2013_q8moduletop_module(inputclk,inputaresetn,//Asynchronousactive-lowresetinputx
anbncn1234
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2020-08-23 05:25
verilog
hdlbits
_Exams/review2015_shiftcount
https://
hdlbits
.01xz.net/wiki/Exams/review2015_shiftcountmoduletop_module(inputclk,inputshift_ena,inputcount_ena
anbncn1234
·
2020-08-23 05:24
verilog
Fsm1_
hdlbits
状态机学习link：https://wenku.baidu.com/view/9e44f7650066f5335a8121e3.htmlmoduletop_module(inputclk,inputareset,//AsynchronousresettostateBinputin,outputout);//parameterA=0,B=1;regstate,next_state;always@(*
anbncn1234
·
2020-08-23 05:24
verilog
hdlbits
_shift18
moduletop_module(inputclk,inputload,inputena,input[1:0]amount,input[63:0]data,outputreg[63:0]q);always@(posedgeclk)beginif(load)q<=data;elseif(ena)beginif(amount==2'b00)q<=q<<1;elseif(amount==2'b01)q<
anbncn1234
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2020-08-23 05:24
verilog
Fsm_serialdata_
hdlbits
https://
hdlbits
.01xz.net/wiki/Fsm_serialdata看图发现先进的是bit0moduletop_module(inputclk,inputin,inputreset,
anbncn1234
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2020-08-23 05:24
verilog
hdlbits
_Exams/review2015_fsmseq
https://
hdlbits
.01xz.net/wiki/Exams/review2015_fsmseq用LFSR写更简单一些moduletop_module(inputclk,inputreset,
anbncn1234
·
2020-08-23 05:24
verilog
Rotate100_
hdlbits
moduletop_module(inputclk,inputload,input[1:0]ena,input[99:0]data,outputreg[99:0]q);always@(posedgeclk)beginif(load)q<=data;elseif(ena==2'b10)q<={q[98:0],q[99]};elseif(ena==2'b01)q<={q[0],q[99:1]};els
anbncn1234
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2020-08-23 05:24
verilog
HDLBits
系列（39）求解带有奇校验的串口接收数据的简化电路设计
目录求助原题我的方案状态转移图我的设计等待你的方案？求助原题先给出原题：（蓝色字体，即是链接本身）Wewanttoaddparitycheckingtotheserialreceiver.Paritycheckingaddsoneextrabitaftereachdatabyte.Wewilluseoddparity,wherethenumberof1sinthe9bitsreceivedmust
李锐博恩
·
2020-08-23 05:51
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HDLBits
HDLBits
系列（42）根据仿真波形来设计电路之时序逻辑
文章目录前言电路设计1原题复现题目解析我的设计电路设计2原题复现题目解析我的设计电路设计3原题复现题目解析我的设计电路设计4原题复现题目解析我的设计前言上篇博文讨论了组合逻辑的情况，最后留了几个题目，我也没做，感觉繁杂，有兴趣的可以挑战一下，地址为：上篇博文链接这篇博客，可以说是上篇博客的姊妹篇，简单的讨论下时序逻辑的类型，通过仿真波形来设计电路是一类题目，也应该是我们应该具备的电路设计能力。写代
李锐博恩
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2020-08-23 05:51
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HDLBits
HDLBits
系列（44）状态机补录
文章目录前言原题复现题目解析状态转移图设计文件前言今天补一个状态机的题目，也是这个系列的题目之一，但是由于之前对题目有点疑惑，今天得到博友反馈，让我明白了这个题目的意思，记录一下。原题链接原题复现Considerafinitestatemachinethatisusedtocontrolsometypeofmotor.TheFSMhasinputsxandy,whichcomefromthemot
李锐博恩
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2020-08-23 05:51
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HDLBits
HDLBits
系列（40）如何写 TestBench 文件？
这篇博客将根据
HDLBits
的题目来总结如何书写Testbench文件，肯定有不完善的地方，仅仅作为一次总结吧。
李锐博恩
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2020-08-23 05:51
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HDLBits
HDLBits
系列（41）根据仿真波形来设计电路之组合逻辑
文章目录Sim/circuit1原题复现我的设计Sim/circuit2原题复现题目分析我的设计Sim/circuit3原题复现题目分析我的设计Sim/circuit4原题复现题目分析Sim/circuit5原题复现题目分析Sim/circuit6原题复现题目分析Sim/circuit1这个题目让我想起了当时的华为面试题目，就是这类题目的变形，但是当时就是没有想起来怎么做？还是太菜，见过的题目太少
李锐博恩
·
2020-08-23 05:51
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HDLBits
HDLBits
系列（38）值得一看的状态机设计题目
目录背景原题复现我的方案状态转移图我的设计更新方案FPGA/IC群推荐背景这是这个系列中的一个状态机的题目，但是相比于给了你完整状态转移图之类的题目，这个题目还是稍微有点难的，我实在不知道该怎么给这个博客起个什么名字？我在线等一个简单的方式去解决今天的问题，而如题所说，我用最无能的方式来解决这个问题，但简单的方式一定存在。2019/12/16更新今天一个帅兄弟给了我一个答案，很巧妙，这里十分感谢。
李锐博恩
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2020-08-23 05:50
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HDLBits
HDLBits
系列（43）找 bug 专题
文章目录例题1原题复现题目分析改进之后例题2原题复现题目分析改进程序例题3原题复现题目分析改进程序例题4原题复现题目分析改进程序例题5原题复现题目分析改进程序例题1原题复现原题链接This8-bitwide2-to-1multiplexerdoesn’twork.Fixthebug(s).moduletop_module(inputsel,input[7:0]a,input[7:0]b,outpu
李锐博恩
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2020-08-23 05:20
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HDLBits
HDLBits
系列（24）进入FSM（有限状态机）的世界入口
目录Fsm1Fsm1sFsm2Fsm3combFsm1ThisisaMoorestatemachinewithtwostates,oneinput,andoneoutput.Implementthisstatemachine.NoticethattheresetstateisB.Thisexerciseisthesameasfsm1s,butusingasynchronousreset.Modul
李锐博恩
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2020-08-23 05:19
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HDLBits
HDLBits
系列（22） Shift register
目录Shiftregister1Shiftregister2Shiftregister1实现下面的电路：moduletop_module(inputclk,inputresetn,//synchronousresetinputin,outputout);regq1,q2,q3,q4;always@(posedgeclk)beginif(~resetn)beginq1<=0;q2<=0;q3<=0;
李锐博恩
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2020-08-23 05:19
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HDLBits
HDLBits
系列（29）PS/2 mouse protocol（PS/2 packet parser and datapath）
目录序言原题传送题目解释我的设计序言上篇博客：
HDLBits
系列（28）PS/2mouseprotocol（PS/2packetparser）只对PS/2mouseprotocol的数据流检测到了之后输出检测到了的标志
李锐博恩
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2020-08-23 05:19
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HDLBits
HDLBits
系列（31）Serial Receiver and Datapath
目录序言原题复现我的设计序言上篇博文：
HDLBits
系列（30）SerialReceiver写了串行接收器如何接收8位串行数据，正确接收8位串行数据后给一个接收完毕标志信号，这篇博文来继续进一步输出正确接收的串行数据
李锐博恩
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2020-08-23 05:19
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HDLBits
HDLBits
系列（36）Arbitration circuit implemented by FSM
目录原题复现审题我的设计设计解释原题复现原题复现：ConsidertheFSMdescribedbythestatediagramshownbelow:ThisFSMactsasanarbitercircuit,whichcontrolsaccesstosometypeofresourcebythreerequestingdevices.Eachdevicemakesitsrequestforth
李锐博恩
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2020-08-23 05:19
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HDLBits
HDLBits
系列（33）Sequence Recognition with Mealy FSM
目录原题复现状态转移图我的设计测试原题复现原题重现：ImplementaMealy-typefinitestatemachinethatrecognizesthesequence"101"onaninputsignalnamedx.YourFSMshouldhaveanoutputsignal,z,thatisassertedtologic-1whenthe"101"sequenceisdetec
李锐博恩
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2020-08-23 05:19
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HDLBits
HDLBits
系列（30）Serial Receiver
目录序言原题复现翻译状态转移图我的设计设计解释序言所谓的串行接收器（SerialReceiver），类似，或者根本就是Uart的协议的一种形式，Uart的接收器部分，如何实现呢？原题复现原题传送：Inmany(older)serialcommunicationsprotocols,eachdatabyteissentalongwithastartbitandastopbit,tohelpthere
李锐博恩
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2020-08-23 05:19
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HDLBits
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