【INTEL（ALTERA）】将 PHY Lite 用于并行接口Intel Agilex7 FPGA IP 时，为何无法对 PLL 进行实例化？
说明由于英特尔®Quartus®PrimeProEdition软件23.1版存在一个问题，在将PHYLite用于并行接口IntelAgilex®7FPGAIP时，无法在顶部子组上对锁相环（PLL）进行实例化。解决方法要变通解决此问题，可以在底部子组中以34-35或36-37的引脚索引实例化差分参考时钟输入。而单个参考时钟输入只能在引脚索引为34或36的底部子组中实例化。如果需要在顶级子库中实例化参