E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
PLL
GD32单片机使用16M晶振如何修改库
GD32F350基本和ST一样,首先修改
PLL
输入的分频值(忽略部分代码)staticvoidsystem_clock_108m_hxtal(void){/*忽略*//*
PLL
=HXTAL/2*27=108MHz
zd845101500
·
2020-07-30 06:23
stm32
TM4C123G学习记录(1)--时钟
还有书籍、例程代码等还可以在TI官网下载相关文档TI官网一、基础时钟源TM4C123内部共有4个时钟源,见下表时钟简介内部高精度振荡器(PIOSC)内部振荡器,其频率为16MHz,精度为1%,可以用来驱动
PLL
云端FFF
·
2020-07-30 05:32
嵌入式
【stm32】时钟详解
在STM32中,有五个时钟源,为HSI、HSE、LSI、LSE、
PLL
。从时钟频率来分可以分为高速时钟源
IOTTEC
·
2020-07-30 04:44
STM32
stm32 低功耗模式 学习总结
停止模式基于Cortex®-M3deepsleepmode结合外设时钟选通停止模式:内核停止,VCORE范围内的时钟都停止,
PLL
,MSI,HSI和HSE都被禁止,SRAM和寄存器的内容保留进入停止模式必须
weixin_33835690
·
2020-07-30 03:13
STM32的工作原理
晶振:老板,带两个秘书(电容),有时老板不在秘书说了算(内部时钟模式)时钟
PLL
:老板娘,老板控制局面,但还是要听老板娘的话。
vannachen
·
2020-07-30 02:18
嵌入式硬件及接口开发实践
了解嵌入式系统电路设计时钟模块1、如下是时钟模块结构图在图中我们看到XTIPLL是外部晶振,EXTCLK是外部时钟,他们为时钟源,2个
PLL
,他们可以产生需要的高频时钟2、时钟源的选择,软件没有对MPLLCON
xiangke975
·
2020-07-30 00:14
编程
计算机科学
c语言
arm9
图文教你理解单片机STM32时钟
图文教你理解单片机STM32时钟有些图显示不出来众所周知STM32有5个时钟源HSI、HSE、LSI、LSE、
PLL
,其实他只有四个,因为从上图中可以看到
PLL
都是由HSI或HSE提供的。
shengDay
·
2020-07-30 00:23
嵌入式&C&C++&单片机
TM4C123-定时器
voidTimer0_Init(void);unsignedintcount=0;intmain(void){//系统时钟设定.SysCtlClockSet(SYSCTL_SYSDIV_4|SYSCTL_USE_
PLL
Signal
·
2020-07-29 23:55
STM32板子电源绘制原理
磁珠是用来吸收超高频信号,像一些RF电路,
PLL
,振荡电路,含超高频存储器电路
holler kite
·
2020-07-29 23:35
p'c'b
FPGA零基础学习:IP CORE 之
PLL
设计
本系列将带来FPGA的系统性学习,从最基本的数字电路基础开始,最详细操作步骤,最直白的言语描述,手把手的“傻瓜式”讲解,让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。系统性的掌握技术开发以及相关要求,对个人就业以及职业发展都有着潜在的帮助,希望对大家有所帮助。后续会陆续更新Xilinx的Vivado、ISE及相关操作软件的开发的相关内容,学习FPGA
FPGA技术江湖
·
2020-07-29 23:02
FPGA零基础学习系列
初学者必备
STM32F103单片机系统时钟部分归纳
STM32F103系列增强型微控制器——时钟控制(RCC)三种不同的时钟源可用作系统时钟(SYSCLOCK):HIS振荡器时钟(由芯片内部RC振荡器提供)HSE振荡器时钟(由芯片外部晶体振荡器提供)
PLL
luck_horse
·
2020-07-29 21:02
stm32
STM32中的几个时钟SysTick、FCLK、SYSCLK、HCLK
在STM32中,有五个时钟源,为HSI、HSE、LSI、LSE、
PLL
。①、HSI是高速内部时钟,RC振荡器,频率为8MHz。
feiya_hui
·
2020-07-29 18:08
学习
STM32
系统时钟
【STM32CubeMX学习】小知识点(总结版)
快速上手注意事项使用外部晶振STM32F1的最高主频到72M,所以配置
PLL
,最后使HCLK=80Mhz:时钟配置过程中,若产生冲突,会有颜色提示生成工程设置下载选项常见错误目录出现中文或空格导致其他小知识点自己写的代码
ReCclay
·
2020-07-29 16:20
#
STM32CubeMX
PLL
模块使用中的一些错误
1.在Translate过程中出现如下错误:"ERROR:ConstraintSystem:59-Constraint:NET/INST"xxx"未找到。Pleaseverifythat:Thespecifieddesignelementactuallyexistsinthedesign.Thespecifiedobjectisspelledcorrectlyintheconstraintsour
我是嘻哈大哥
·
2020-07-29 13:01
NIOS II JTAG UART通讯
一、硬件(使用的是QuartusII9.0)1、建立工程,打开SOPCBuilder,添加CPU选择标准NIOS即可2、添加
PLL
点击LaunchAltera‘sALTPLLMegaWizard器件速度等级按自己的
weixin_33936401
·
2020-07-29 12:34
JTAG_UART控制LED实验(转帖)
选择标准NIOS即可2、添加
PLL
点击LaunchAltera‘sALTPLLMegaWizard器件速度等级按自己的FPGA选择,我的FPGA是EP2C8,所以选择8输入时钟根据晶振决定,我的板子上是
weixin_30723433
·
2020-07-29 12:26
FPGA实战演练逻辑篇——FPGA板级设计五要素
电压IO引脚工作所需参考电压FPGA的IO分为多个bank,每一个板块的IO引脚电压相同,不同bank电压可以不同3.辅助电压除了核心电压和IO电压,FPGA工作所需的其他电压叫做辅助电压二、时钟电路
PLL
卡布奇诺加勺糖
·
2020-07-29 07:28
1. FPGA内部的逻辑资源
CLB(包括LUT、加法器、寄存器、MUX(多路选择器))时钟网络资源(全局时钟网络,区域时钟网络,IO时钟网络),理解时钟网络的本质和意义时钟处理单元(
PLL
,DCM),理解时钟网络资源和时钟处理单元的差异和相关性
weixin_30405421
·
2020-07-29 06:35
altera ddio调试
alteraddio_out双沿输出1、FPGA(cyclone4系列E55)与外围器件通过rgmii接口相连,示意图如下:FPGA提供参考时钟phy_ref_clk.2、具体解决方案方案1:时钟方案如下:62.5Mhz经过
pll
miaoxuerong
·
2020-07-29 05:20
FPGA
相位噪声
主要有:参考振荡器(时钟)压控振荡器(VCO)分频锁相环(
PLL
)环
染指让你萌萌哒
·
2020-07-29 04:26
学习总结
PLL
PLL
是PhaseLockedLoop的缩写,指的是锁相环,在电子和集成电路方面的使用略有不同;第一次听说
PLL
是在大学的时候参加TI举办的电子设计大赛,当时的设计主要是利用了一个面包板,记得设计了简单的低通滤波器和带通滤波器
集成电路基础与数字集成电路设计
·
2020-07-29 02:24
Linux启动过程分析(十一)---da850_set_emif_clk_rate()函数分析
set_emif_clk_rate()->static__initintda850_set_emif_clk_rate(void){structclk*emif_clk;emif_clk=clk_get(NULL,"
pll
0
嵌入式攻城狮小白
·
2020-07-28 08:51
Linux内核
时序约束,STA
10M是同步2M,3M一般算异步一个时钟,输出到另一个芯片中,转一圈后,以同样的频率返回到自己的芯片,因为无法确定时钟在另一个芯片里面的latency,所以输出的时钟与输入的时钟算异步一个时钟进到2个
PLL
mikiah
·
2020-07-28 03:06
STA
11.26
时钟树1内部低速振荡器(LSI,40Khz)2外部低速振荡器(LSE,32.768Khz)3外部高速振荡器(HSE,3-25MHz)4内部高速振荡器(HIS,8MHz)5
PLL
输入选择位6RTC时钟选择位
李响lx
·
2020-07-27 15:12
Verilog设计(二):分频电路设计
尽管大多数设计中会广泛采用厂家集成的锁相环
PLL
资源进行分频,倍频和相移(每个厂商Xilinx/Alter等其开发套件会提供各自的IP),但对对时钟要求不高的基本设计还是需要通过自行设计分频相移,可节省锁相环资源
风中少年01
·
2020-07-16 05:03
Verilog
分频器
偶数分频
奇数分频
第七周 第二天 2019-12-11
RCC(resetclockconcal复位时钟控制器)2.总线总线指针(分行/列)---->AMBA(AHB(高速)+APB(外部))I指令总线D数据总线S系统总线RC震荡(内部晶振)时钟源(外部晶振)
PLL
吴海燕_Jill
·
2020-07-16 03:27
ADI锁相环LTC6946-2使用(1-环路滤波器设计)
ADI的LTC6946-2锁相环是一款低噪声、整数分频比和整数VCO的
PLL
,可以达到-226dBc/Hz的常规带内相噪浮动,-157dBc/Hz的输出相位造成浮动。具有1~6的Divider可选。
淅雨(FLY)
·
2020-07-15 16:25
嵌入式开发
无传感FOC控制中的转子位置和速度确定方法一
使用
PLL
估算器在无感的情况下,估计转子的角度和角速度
PLL
估算器的工作原理基于反电动势的d分量在稳态下等于零,其框图如下:ΚΦ表示电压常量,下面给出了电气转速计算中使用的归一化ΚΦ:Eqf、Edf来自于对
weixin_30622107
·
2020-07-15 03:38
NIOS学习笔记
晶振起震吗,然后在看看
PLL
的设置,我当时就是因为
PLL
的问题,搞死我了。我的e0输出当时定的是-60,后来改
wangdongx40423p
·
2020-07-15 02:14
ISE中显示IP核的图形化界面
百度了很多也没有满意的结果,最后终于找到了方法,现贴出来,希望可以解决很多跟我有同样困惑的同学比如例化一个
PLL
时钟的IP核。
csdn熊熊
·
2020-07-15 01:34
ise-教程
ip核
图形化显示
FOC之
PLL
锁相环
锁相环
PLL
:为了对基准信号与反馈信号进行频率比较,二者的相位必须相同且锁住,任何时间都不能改变,这样才能方便的比较频率,所以叫锁相(PhaseLocked)为了快速稳定输出系统,整个系统加入反馈成为闭环
无敌胖虎
·
2020-07-14 20:39
ZYNQ-裸PS工程调试以及固化流程
zynqIP需要配置的几项:1.PS输入时钟2.CPUPLL时钟3.PLFabricClocks-FCLK_CLK0:100MHZ这个时钟可以用于提供给
PLL
使用4.PS内存配置(DDR控制器配置)5.
哈塞给,套离开套
·
2020-07-14 19:17
ZYNQ
自己动手编写嵌入式Bootloader之(1)
但此时:
PLL
没有启动,CPU工作频率为外部输入晶振频率,非常低;CPU工作模式、中断设置等不确定;存储空间的各个BANK(包括内存)都没有驱动,内存不能使用。
jun2ran
·
2020-07-14 12:53
OV7725的帧率和PCLK寄存器设置
OV7725的PCLK的改变和以下几个寄存器有关:1:OX0D(COM4);0X0DCOM441commoncontrol4Bit[7:6]:PLLfrequencycontrol00:BypassPLL01:
PLL
4X10
hducollins
·
2020-07-14 11:57
视频图像
FPGA(六):FPGA与modelsim联合仿真之
PLL
分频和倍频
有时候我们需要不同频率的时钟信号,而fpga本身是不能产生这些信号的,这时候就需要使用到fpga的IP核来生成,下面使用fpga与modelsim的联合仿真来展示。如:原信号为100MHz,现在想利用IP核生成50MHz和150MHz的信号主程序moduleip_filetest(inputclk,inputareset,outputclk50,outputclk150,outputlocked)
简一cce
·
2020-07-13 12:28
FPGA
STM32时钟树整理
在STM32中,有五个时钟源,为HSI、HSE、LSI、LSE、
PLL
。①、HSI是高速内部时钟,RC振荡器,频率为8MHz。
无痕公子996
·
2020-07-13 10:52
STM32F103时钟配置流程
当时钟源被直接或通过
PLL
间接作为系统时钟时,它将不能被停止。2
hello world 2012
·
2020-07-13 04:34
STM32
基于FPGA的信号发生器的设计
该芯片的LE单元有4608个,
PLL
锁相环具有2个,IO口管脚具有142个,差分通道55个,嵌入式乘法器26个,RAM的存储容量大小是119808bits.该FPGA芯片的功耗也比较低。
QQ_Peng123
·
2020-07-13 01:30
硬件电路分析
STM32F1xx(八) STM32时钟系统(P18)
实时时钟MCO:输出内部时钟的一个引脚PA8AHB:一个总线APB1APB2挂载了很多外设每次使用外设打开对应时钟的必要:降低功耗1STM32有5个时钟源(5个蓝色部分):HSI,HSE,LSI,LSE,
PLL
.HSL
高山有茶
·
2020-07-12 15:42
【嵌入式】S3C2440的时钟系统
一.时钟系统图:下图摘自S3C2440官方datasheet关于时钟的寄存器:1.OM[3:2]:选择主时钟源的方式2.
PLL
锁相环(锁相环部分)VCO:VoltageControlledOscillator
瓦素老凉
·
2020-07-12 11:21
#
ARM_linux
ARM
嵌入式
S3C2440
时钟
SerDes、RocketIO、GTX
GTX,GTP,GTH等都是SERDES,只是速率不一样,XILINX叫其不同的名字方便区分GTX由:serdes+LVDS+
PLL
+8b/10b编解码+绕解码组成,不仅是serdesSerDes:是串行
weixin_33997389
·
2020-07-12 08:43
Modelsim仿真,“Fatal: (SIGFPE) Floating point exception”问题
问题描述仿真
PLL
,runvsim出错,错误信息:**Fatal:(SIGFPE)Floatingpointexception.Time:0psIteration:1Process:/harness/u_ip_falcon_pas_oh_s4x400h_wrapper
joel_8282
·
2020-07-12 02:42
Veification
单片机STM32的5个时钟源知识!
姓名:宫松涛学号:19021210927转载自https://zhuanlan.zhihu.com/p/86404669【嵌牛导读】众所周知STM32有5个时钟源HSI、HSE、LSI、LSE、
PLL
,
走不完的叉路口
·
2020-07-11 07:47
Oracle EBS Form CUSTOM.
PLL
详解
编写CUSTOM库CUSTOM库是一个OracleFormsDeveloperPL/SQL库,它允许你充分使用OracleFormsDeveloper直接整合你的代码到Oracle应用程序而不必改变OracleApplication的代码。什么时候使用CUSTOM库在一些主要的情况下,可以使用CUSTOM库。ZoomZoom通常会打开另一个form并且可以传递参数到达开的form中。通用事件的逻辑
cunxiyuan108
·
2020-07-11 04:24
Oracle
EBS
个性化
oracle
forms
产品
function
integer
application
Agilent ADS中Verilog-A学习
现在的状态算是入门了,写了个简单的
PLL
。总结这几天的学习,觉得效率太低,我以前有一定Verilog基础,研一时学过一点VHDL-AMS,学到现在这
AlphaGQ
·
2020-07-10 20:19
ADS
玩转STM32F0 Value Line Discovery 之 时钟配置工具
时钟树如图,由图可知系统时钟可以由HSE/HSI/
PLL
其中之一提供。时钟作为MCU的心跳,提供者其运行的能量,因此时钟的配置很重要,但对于一些刚接触ST的人来说,详细深入的理解其时钟,是需要时间的。
Yvonn
·
2020-07-10 12:53
STM32
STM32低功耗模式之待机模式
1.8V域中的所有时钟停止,
PLL
、HSIRC和禁用HSE晶体振荡器。电压调节器也可以安装在正常或低功率模式。该设备可
xxxOS
·
2020-07-10 09:16
STM32L0 复位和时钟控制 Reset and clock control (RCC)
时钟源:HSE:外部时钟HSI16:可以直接用于系统时钟或者作为
PLL
输入。
weixin_30344995
·
2020-07-10 06:06
搞懂FPGA的几种供电电压
(2)VCCA:
PLL
模拟电压,2.5V,需要注意的是即使FPGA设计中未使用
PLL
仍要提供VCCA。(3)VCCD_
PLL
:
PLL
数字
bangbang170
·
2020-07-10 04:35
fpga
altera
STM32单片机低功耗配置
停止所有内部1.8V部分的供电,
PLL
、HSI的
jianwang16
·
2020-07-10 03:57
嵌入式
上一页
9
10
11
12
13
14
15
16
下一页
按字母分类:
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他