verilog case 避免锁存器生成synopsys parallel_case full_case
case使用case(data)0,1,2,3:add<=1;//列举取值,4‘b0000..4,5,6,7:add<=2;8,9,10,11:add<=3;12,13,14,15:add<=4;default:;endcase避免方法锁存器只存在于组合电路中,在时序电路上是不存在的。1.case——————加default:关于defalut的情况:一是可以default:data=1‘bx;这