【verilog】【Modelsim仿真】“XXX“already declared in this scope
问题:作业要求写一个求3个n比特数的中间数的verilog代码,写完在modelsim仿真中遇到了如下问题:代码段如下:modulemid#(parameterN=4)(input[N-1:0]a,input[N-1:0]b,input[N-1:0]c,output[N-1:0]out);wire[N-1:0]l1,l2,l3,g1;MagCompLl1(a,b,l1);MagCompLl2(b,