全加器——Verilog HDL语言

任务描述

根据所学的组合逻辑及数字电路的知识完成一位全加器的设计，验证满足一位全加器的规则，根据逻辑真值表和逻辑表达式完成表决功能。熟悉Quartus II的Verilog HDL文本设计流程，掌握组合逻辑电路的设计仿真和硬件测试的方法。最后完善一位全加器电路的功能描述风格Verilog HDL 代码。

相关知识

逻辑原理

一位全加器电路中， A、B、Ci为 1 位数，Ci为来自低位的进位， A、 B 相加的结果为 So，产生的进位为 Co。
设输入为 A、 B，且 A 表示被加数，用二进制数1,0表示该输入值； B 表示加数，用二进制数1,0表示该输入值； Ci表示相邻低位的进位，用二进制数1,0表示该输入值。 则一位全加器电路的真值表如下表所示。

一位全加器真值表

编程要求

为了完成判断学生成绩等级的任务，完善编程模块设计代码，编写的程序要能根据不同的输入能够得到满足一位全加器真值表的组合逻辑的输出。

源代码

测试平台：EduCoder

module fadder_test(a,b,ci,s,co);//考虑进位的加法器模块 
// 请在下面添加代码，完成一位全加器功能
/* Begin */

input a,b;
input ci;
output  s;
output co;
assign {co,s}=a+b+ci;

/* End */

endmodule

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