FPGA自学笔记(2020.04.24)
最近老师再教在系统编程技术,已经上过四节课,发现在家 学习效率低下好多东西都忘掉了。所以做一下总结笔记来让自己印象深刻。
业精于勤荒于嬉,成于思毁于随。
第一次课
讲得是FPGA与CPLD的概述,介绍了他们的历史与几家厂商等。。。
第二次课
1任何逻辑函数都可以化为与-或表达式
2任何组合电路都可以用与门-或门二级电路实现
3任何时序电路都可由组合电路加上储存元件(锁存器 触发器)
构成
可编程逻辑器件PLD(Programmable Logic Device)
按结构分:乘积项结构(CPLD)
查找表结构(FPGA)
按工艺分类
熔丝型器件:一次性器件
反熔丝型器件:一次性器件
EPROM型器件:紫外线擦除电可编程
EEPROM型器件:电可擦写编程
SRAM型器件:查找表结构的器件
Flash型器件:多次可编程,掉电后不需重配置
几种连接方式区分
未连接 固定连接 可编程连接
简单可编程逻辑器件原理
PROM(Programmable Read Only Memory)主要特点
1与阵列固定或阵列可编程
2与阵列是全译码器,产生全部最小项,n个输入就产生 2的n次方个乘积项
3或阵列出场时有熔丝连接如果此处编程为0则会有大电 流将熔丝熔断
PROM进一步是PLA(Programmmable Logic Array)
与PROM的不同是与阵列也变得可编程
这样PLA的与阵列就不是全译码了n个输入时乘积项(与门)小于 2的n次方减小了芯片的规模,另外与阵列或阵列都可编程提高了芯片的利用率,增加了灵活性
如图:与PROM比与门变少了
PLA虽然有诸多优点但是他在多输入与多输出的逻辑函数上处理起来比较困难所以出现了PAL
PAL因为送到或门的乘积项数目是固定的所以算法设计起来比较简单
然后是GAL 不详细写了
进入主要部分
基于乘积项CPLD的结构
以老师给出的EPM7128S为例
1宏单元(Macrocell):CPLD的基本结构,可以实现基本逻辑功能,多个宏单元组成逻辑阵列块(LAB)
每个宏单元结构包括:可编程的与阵列与固定的或阵列(与PAL很像),可编程寄存器。含共享扩展乘积项和高速并行扩展乘积
项
2可编程连线PIA连接所有宏单元负责通信
3I/O控制块
4系统控制信号
然后宏单元组成逻辑阵列块
1个LAB由16个宏单元组成,多个逻辑阵列块通过可编程连线组成阵列连接到全局总线上。
最后加上IO口等外设组成CPLD
(今天先写到这,明天继续。。。。。。。FPGA工作原理(查找表结构))
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第一列文本居中 | 第二列文本居右 | 第三列文本居左 |
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TYPE | ASCII | HTML |
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‘Isn’t this fun?’ |
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– is en-dash, — is em-dash |
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Gamma公式展示 Γ ( n ) = ( n − 1 ) ! ∀ n ∈ N \Gamma(n) = (n-1)!\quad\forall n\in\mathbb N Γ(n)=(n−1)!∀n∈N 是通过欧拉积分
Γ ( z ) = ∫ 0 ∞ t z − 1 e − t d t . \Gamma(z) = \int_0^\infty t^{z-1}e^{-t}dt\,. Γ(z)=∫0∞tz−1e−tdt.
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