Verilog的模块编程及连接

Verilog的在编程过程中时常将一个独立的电路模块放在单独的V文件中，这样在整天连接过程中只需将这些单独的模块例化，将相同的连接点连接在一起，从而实现一个完整、复杂的数字电路。

在这些独立的模块连接过程中，其引脚之间的连接及引脚所定义的类型可以影响其整天电路。当一个输入端连接到另一个例化的输出端时，其例化输出端的定义为reg/wire类型，但是其连接的输入端必须定义为wire类型，这等同于输入的数据可以为线性输出，也可以作为寄存器输出，但是连接的端口只能是wire类型的。当一个输出端连接到另一个例化的输入端时，可知其例化的输入端口是线性的，而所定义的输入端口可以是线性的也可以是寄存器型的。

其wire类型的，用于assign的组合逻辑赋值，以及例化时端口的连接。

输入端口可以有wire/reg驱动，但输入端口只能是wire；输出端口可以为wire/reg型，但输出端口只能驱动wire型。