- 【vivado】fpga时钟信号引入
刘小适
日拱一卒XilinxSoCFPGAfpga开发
FPGA的时钟信号一般由板上晶振经由时钟引脚引入,有时由于工程需要也会从pin脚引入其他外部时钟,这时为了该时钟能够正常工作,满足xilinxfpga的外部时钟引入规则。一、从专用的MRCC/SRCC时钟引脚引入对于XilinxFPGA来说必须使用片上的MRCC或者SRCC引脚来把外部时钟信号引入FPGA、添加相关的时钟约束,然后再在FPGA上使用这些引入的时钟。二、从其他IO引入外部时钟如果设计
- FPGA-AXI4总线介绍
北纬二六
AXI协议学习fpga开发
下一节:AXI接口时序解读AXI总线概述Xilinx软件官方axi协议有以下三种:AXI4:是面向高性能传输且带有存储地址映射的,最大允许256次数据突发传输。AXI4-Lite:轻量级的地址映射传输。AXI4-Stream:无地址映射,允许无限制数据突发传输。AXI4总线关键信号解释1.写地址通道信号(代表写地址控制信号等)AWID:写地址IDAWADDR:写地址,一次突发传输的起始地址AWLE
- xilinx FPGA 除法器IP核(divider)的使用 vivado 2019.1
小 阿 飞
fpga开发
参考:xilinxFPGA除法器ip核(divider)的使用(VHDL&Vivado)_vivado除法器_坚持每天写程序的博客-CSDN博客一、创建除法IPvivado的除法器ip核有三种类型,跟ISE相比多了一个LuMult类型,总结来说就是LuMult:使用了DSP切片、块RAM和少量的FPGA逻辑原语(寄存器和lut),所以和Radix2相比占用fpga资源更少;可以选择有符号或者无符号
- 除法器 c语言 模拟,用Vivado-HLS实现低latency除法器
小小羊羊羊
除法器c语言模拟
GeorgeWang–XilinxDSPSpecialist1VivadoHLS简介XilinxVivadoHigh-LevelSynthesis(HLS)工具将C,C++,或者SystemC设计规范,算法转成RegisterTransferLevel(RTL)实现,可综合到XilinxFPGA。将DSP算法快速转到RTLFPGA实现将C至RTL时间缩短4倍基于C语言的验证时间缩短100倍RTL仿
- xilinx FPGA 乘法器 除法器 开方 IP核的使用(VHDL&ISE)
坚持每天写程序
xilinxfpgaip核使用例程(VHDL)FPGAVHDLISEfpga开发
目录一、乘法器ip核1.新建工程之后建一个ip核文件:2.配置ip核:3.编写顶层文件或者激励文件:第一种情况:这个是加了ce的第二种情况:这个是加了ce和sclr的第三种情况:这个是不加使能的乘法器的正确使用:第二天的新进展:最高位是1结果之所以出问题,是因为设置的时候我忘了改了,那个输入的类型默认是signed,即有符号位,大家一定要看清楚哟,按照自己需求,看是否设置最高位为有符号位二、除法器
- 数字信号处理基础----xilinx除法器IP使用
black_pigeon
FPGA数字信号处理数字信号处理基础补码
前言在进行数字信号处理的时候,计算是必不可少的,通常情况下,能够不用乘法器和除法器就不用乘除法器,可以采用移位和加减法的方式来完成计算。但在一些特殊情况下,希望采用乘除法,这时候在FPGA当中就需要专用的IP了。乘除法在FPGA当中实现起来是比较困难的一件事情。若直接在verilog代码中使用了乘法或者除法,其实最终对应到电路中,要么是采用大量的blockram来实现,要么是占用DSP资源。这种情
- xilinx除法器的使用
爱漂流的易子
xilinx的各类ip的使用fpga开发
平台:Vivado2018.3.芯片:xcku115-flva1517-2-i(active)最近学习使用了xilinx除法器,在使用过程中出现了很多次除法器的结果和我预计的结果不一致,特此记录学习一下。参考文件:pg151.下载地址pg151-div-gen.pdf•查看器•AMD自适应计算文档门户(xilinx.com)IP配置说明Xilinx除法器拥有三种模式Radix2:Theimplem
- 硬件加速OpenCV的图像处理方法研究
Jason_儿
摘要:研究了一种基于VivadoHLS加速OpenCV程序的方法,其核心是利用Xilinx高层次综合工具VivadoHLS,将C++编写的OpenCV程序按照VivadoHLS处理规范进行修改,进而将代码转换为硬件描述语言,可快速生成IP核。结合XilinxZynqSoC架构和其视频图像处理方面的优势,通过软硬件协同的方法,实现OpenCV程序算法向高性能处理平台ZynqSoC系统的移植和加速。该
- FPGA时钟资源与设计方法——IO延迟约束(Vivado)
CWNULT
fpga开发
目录1I/O延迟约束简介2IO约束指令3输入延迟(InputDelay)4输出延迟(OutputDelay)1I/O延迟约束简介Vivado对整个工程的时序进行分析时,只能分析内部的时序信息,对于外部的时序信息Vivado无法提供,在设计中要精确建模外部时序信息,必须为输入和输出端口提供输入输出延迟信息,而I/O延迟约束就是告知XilinxVivado集成设计环境(IDE)FPGA管脚外部的输入输
- Xilinx(AMD) 7系列FPGA配置引脚说明
CWNULT
加载配置篇fpga开发
xilinx7系列FPGA配置引脚下表详细描述了xilinx7系列FPGA所有配置引脚及其功能。PinNameBanktypeDirectionDescriptionCFGBVS0dedicatedIBank0电压选择,当Bank0电压为2.5v/3.3v时该引脚上拉到VCCO_0,如果Bank0工作于1.8V该引脚下拉接地。对于只能工作于1.8V的器件,该引脚不适用。(公用控制引脚)实际设计中:
- VPX信号处理卡设计原理图:9-基于DSP TMS320C6678+FPGA XC7V690T的6U VPX信号处理卡 信号处理 无线电通信
hexiaoyan827
fpga开发VPX信号处理卡信号处理无线电通信领域固态硬盘存储
一、概述本板卡基于标准6UVPX架构,为通用高性能信号处理平台,系我公司自主研发。板卡采用一片TIDSPTMS320C6678和一片Xilinx公司Virtex7系列的FPGAXC7V690T-2FFG1761I作为主处理器,Xilinx的AritexXC7A200T作为辅助处理器。XC7A200T负责管理板卡的上电时序,时钟配置,系统及模块复位,程序重配等。为您提供了丰富的运算资源。如图1所示:
- 平时积累的FPGA知识点(9)
徐丹FPGA之路
FPGAfpga开发笔记
平时在FPGA群聊等积累的FPGA知识点,第9期:31ldpc的license是什么?解释:Xilinx公司的ZynqUltraScale+RFSoC系列芯片进行项目开发,在某些芯片型号中,自身带有SD-FEC硬核资源,具体查询方式,可在Xilinx官方网站检索DS889手册。SD-FEC集成块硬核资料可在Xilinx网站下载,PG256便是该IP产品手册。这个SD-FECIP核的license需
- Xilinx fpga实现LVDS高速ADC接口
Hack电子
深度学习人工智能机器学习stm32python
LVDS即Low-VoltageDifferentialSignaling。FPGA的selecteIO非常强大,支持各种IO接口标准,电压电流都可以配置。其接口速率可以达到几百M甚至上千M。使用lvds来接收高速ADC产生的数据会很方便。像ISERDES,IDDR,IDELAY,OSERDES,ODDR这种资源在FPGA的IOB中多得是(每个IO都对应有,最后具体介绍),根本不担心使用。最近刚在
- LVDS高速ADC接口, xilinx FPGA实现
Hack电子
fpga开发
LVDS即Low-VoltageDifferentialSignaling。FPGA的selecteIO非常强大,支持各种IO接口标准,电压电流都可以配置。其接口速率可以达到几百M甚至上千M。使用lvds来接收高速ADC产生的数据会很方便。像ISERDES,IDDR,IDELAY,OSERDES,ODDR这种资源在FPGA的IOB中多得是(每个IO都对应有,最后具体介绍),根本不担心使用。最近刚在
- AMD FPGA设计优化宝典笔记(3)控制集
徐丹FPGA之路
异构计算FPGAfpga开发笔记
控制集1控制集的个数要求控制集controlset:因为7系列FPGA,一个slice只能有一种控制集(触发器的使用方式比如有复位/有时钟使能等等),多了就会分布到不同的slice里,所以代码尽量统一触发器的控制集使用方式,不要超限制(xilinx给出的比例是尽量小于总控制集个数的7.5%)。合理的使用举例,总控制集数769个,用了37个,比例是4.8%,这是用tcl指令看的。2降低控制集个数的方
- XDMA driver安装失败
jjzw1990
vivadoXDMA
我下载了https://www.xilinx.com/support/answers/65444.html的驱动,也将系统设置成了测试模式的,但是驱动还是安装失败。解决办法:需要更换之前版本的驱动。参考链接:https://forums.xilinx.com/t5/%E4%BA%92%E8%BF%9E/XDMA-driver%E5%AE%89%E8%A3%85%E5%A4%B1%E8%B4%A5/
- Xilinx Vivado复数乘法器Complex Multiplier IP核调用及其仿真
jjzw1990
数字信号处理vivadofpga开发
ComplexMultiplierIP核的使用,尤其是输出数据的截位到底怎么弄,我感觉官方文档PG104写的不清楚。我个人在网上也没找到好的讲解文章,就自己琢磨了下,然后写成文档记录在此,方便将来也有疑问的同学。目录一、如下是我的仿真代码:二、testbench中的IP设置如下:三、几个关键点的理解如下:1、当IP输出位宽为默认的最大值25时,此时IP没有截位。如仿真例子中第一种方法:2、当IP输
- 在Modelsim中添加Vivado仿真库
jjzw1990
vivado
说明:本文是在参考《在Modelsim中添加Xilinx仿真库》的基础上,经过反复试验才取得成功的!在Modelsim安装目录下新建一个用于存放Vivado仿真库的文件夹,如本文新建了一个命名为vivado2015_02_lib的文件夹;打开Vivado,依次点击Tools->CompileSimulationLibraries…按下图所示,在Simulator中选择Modelsim,在Advan
- Vitis AI 集成
人工智能
更多TVM中文文档可访问→ApacheTVM是一个端到端的深度学习编译框架,适用于CPU、GPU和各种机器学习加速芯片。IApacheTVM中文站VitisAI是用在Xilinx平台(包括边缘设备和Alveo卡)上进行硬件加速AI推理的Xilinx开发堆栈。它由优化的IP、工具、库、模型和示例设计组成。在设计时兼顾高效率和易用性,充分发挥了XilinxFPGA和ACAP上AI加速的潜力。TVM中当
- 【Vivado】添加License后仍提示无法生成bitstream的解决办法
wjh776a68
#Xilinx入门vivadolicensexilinxbitstreamIPproducts
参考链接https://support.xilinx.com/s/article/57264?language=en_US问题描述确认已在Vivado中添加了以太网的License,再重新生成bitstream时仍提示以下信息:[Common17-69]Commandfailed:Thisdesigncontainsoneormorecellsforwhichbitstreamgeneration
- 【Vitis/Vivado】在一台PC上同时调试多块FPGA开发板的方法
wjh776a68
#Xilinx入门vitisvivado多板调试FPGA多板
参考文献https://support.xilinx.com/s/article/75316?language=en_US问题描述需要对多个开发板之间的数据交互进行调试,而手头只有一台PC(和拓展坞),下文将介绍如何利用仅有的PC连接多个板卡进行单步调试。步骤连接多块开发板到电脑,启动开发板,如果接口不够可以用拓展坞或者只连接JTAG接口,在系统菜单里找到XilinxDesignTools,从中找
- Vitis AI 集成
HyperAI超神经
TVM人工智能TVM
更多TVM中文文档可访问→ApacheTVM是一个端到端的深度学习编译框架,适用于CPU、GPU和各种机器学习加速芯片。IApacheTVM中文站**VitisAI**是用在Xilinx平台(包括边缘设备和Alveo卡)上进行硬件加速AI推理的Xilinx开发堆栈。它由优化的IP、工具、库、模型和示例设计组成。在设计时兼顾高效率和易用性,充分发挥了XilinxFPGA和ACAP上AI加速的潜力。T
- 上位机建立TCP/IP连接:Matlab实现
NoNoUnknow
tcp/ip网络服务器
Python实现的参考:XilinxZYNQ+TCP通信+Python上位机实现实时视频传输系统-知乎(zhihu.com)GitHub-yg99992/Image_transfer_open_source:ZYNQ-7000baseddatatransferthroughTCP/IPprotocol参考:创建TCP/IP客户端并配置设置-MATLAB&Simulink-MathWorks中国MA
- xilinx vivado 工具使用常见报错(持续更新)
zidan1412
fpga开发vivadoxilinx
工具平台:xilinxvivado2022.2芯片平台:MPSOC操作系统:WIN110.vivado从2020版本开始不再支持WIN7系统(xilinxvivado2019.2后不再支持WIN7)1.布局布线过程中Aurora6466BIP核引脚报错
- 使用HLS FFT报错: undefined reference to‘xilinx_ip_xfft_v9_1_*‘问题解决方法
凳子花❀
Verilog数字IC设计HLSHLSfpga开发
最近需要用到HLS的FFT库,写了一个简单代码后编译报错:../Vitis_HLS/hls_fft.h:670:undefinedreferenceto'xilinx_ip_xfft_v9_1_create_state'../Vitis_HLS/hls_fft.h:771:undefinedreferenceto'xilinx_ip_xfft_v9_1_bitacc_simulate'../Vit
- Xilinx FPGA——在线升级
仲南音
FPAGFPGA进阶——通信fpga开发
同以前单片机在线升级的做法一样,本质就是通信+Flash操作+跳转。一、通信驱动我使用的是UDP有线传输,二、Flash芯片驱动规划Flash芯片的区域,一般bootloader放在起始位置,APP放在bootloader之后的空白区域。2.1Flash擦除我使用的是扇区擦除2.2Flash编程我使用的是页编程。三、ICAP原语跳转
- 【Xilinx UG 学习】Microblaze
hcoolabc
FPGA学习
ug984>Microblaze最大主频
- FPGA时钟资源与设计方法——Xilinx(Vivado)
CWNULT
fpga开发
目录1FPGA时钟资源2时钟设计方案1FPGA时钟资源1.时钟资源包括:时钟布线、时钟缓冲器(BUFG\BUFR\BUFIO)、时钟管理器(MMCM/PLL)。2.时钟类型有三种:全局时钟,可以驱动整个内核上的同步逻辑;局部时钟,可以驱动特定和相邻区域的逻辑;IO时钟,可以驱动某个IO的特定逻辑。3.混合模式时钟管理器(MMCM)和数字时钟管理器(DCM),DCM与MMCM设计差别很大。4.时钟复
- X310 和 子板,中心频率
东枫科技
USRP指南fpga开发FPGASDRUSRP
X310XilinxKintex-7XC7K410TFPGA14bit200MS/sADC16bit800MS/sDACFrequencyrange:DC-6GHzwithsuitabledaughterboardUp160MHzbandwidthperchannelTwowide-bandwidthRFdaughterboardslotsOptionalGPSDOMultiplehigh-spe
- 1.3 Verilog 环境搭建详解教程
二当家的素材网
Verilog教程fpga开发Verilog
学习Verilog做仿真时,可选择不同仿真环境。FPGA开发环境有Xilinx公司的ISE(目前已停止更新),VIVADO;因特尔公司的QuartusII;ASIC开发环境有Synopsys公司的VCS;很多人也在用IcarusVerilog和GTKwave的方法,更加的轻便。虽然ISE或者QuartusII都会自带仿真器,但功能还是有欠缺。所以,这里介绍下QuartusII+Modelsim联合
- Spring中@Value注解,需要注意的地方
无量
springbean@Valuexml
Spring 3以后,支持@Value注解的方式获取properties文件中的配置值,简化了读取配置文件的复杂操作
1、在applicationContext.xml文件(或引用文件中)中配置properties文件
<bean id="appProperty"
class="org.springframework.beans.fac
- mongoDB 分片
开窍的石头
mongodb
mongoDB的分片。要mongos查询数据时候 先查询configsvr看数据在那台shard上,configsvr上边放的是metar信息,指的是那条数据在那个片上。由此可以看出mongo在做分片的时候咱们至少要有一个configsvr,和两个以上的shard(片)信息。
第一步启动两台以上的mongo服务
&nb
- OVER(PARTITION BY)函数用法
0624chenhong
oracle
这篇写得很好,引自
http://www.cnblogs.com/lanzi/archive/2010/10/26/1861338.html
OVER(PARTITION BY)函数用法
2010年10月26日
OVER(PARTITION BY)函数介绍
开窗函数 &nb
- Android开发中,ADB server didn't ACK 解决方法
一炮送你回车库
Android开发
首先通知:凡是安装360、豌豆荚、腾讯管家的全部卸载,然后再尝试。
一直没搞明白这个问题咋出现的,但今天看到一个方法,搞定了!原来是豌豆荚占用了 5037 端口导致。
参见原文章:一个豌豆荚引发的血案——关于ADB server didn't ACK的问题
简单来讲,首先将Windows任务进程中的豌豆荚干掉,如果还是不行,再继续按下列步骤排查。
&nb
- canvas中的像素绘制问题
换个号韩国红果果
JavaScriptcanvas
pixl的绘制,1.如果绘制点正处于相邻像素交叉线,绘制x像素的线宽,则从交叉线分别向前向后绘制x/2个像素,如果x/2是整数,则刚好填满x个像素,如果是小数,则先把整数格填满,再去绘制剩下的小数部分,绘制时,是将小数部分的颜色用来除以一个像素的宽度,颜色会变淡。所以要用整数坐标来画的话(即绘制点正处于相邻像素交叉线时),线宽必须是2的整数倍。否则会出现不饱满的像素。
2.如果绘制点为一个像素的
- 编码乱码问题
灵静志远
javajvmjsp编码
1、JVM中单个字符占用的字节长度跟编码方式有关,而默认编码方式又跟平台是一一对应的或说平台决定了默认字符编码方式;2、对于单个字符:ISO-8859-1单字节编码,GBK双字节编码,UTF-8三字节编码;因此中文平台(中文平台默认字符集编码GBK)下一个中文字符占2个字节,而英文平台(英文平台默认字符集编码Cp1252(类似于ISO-8859-1))。
3、getBytes()、getByte
- java 求几个月后的日期
darkranger
calendargetinstance
Date plandate = planDate.toDate();
SimpleDateFormat df = new SimpleDateFormat("yyyy-MM-dd");
Calendar cal = Calendar.getInstance();
cal.setTime(plandate);
// 取得三个月后时间
cal.add(Calendar.M
- 数据库设计的三大范式(通俗易懂)
aijuans
数据库复习
关系数据库中的关系必须满足一定的要求。满足不同程度要求的为不同范式。数据库的设计范式是数据库设计所需要满足的规范。只有理解数据库的设计范式,才能设计出高效率、优雅的数据库,否则可能会设计出错误的数据库.
目前,主要有六种范式:第一范式、第二范式、第三范式、BC范式、第四范式和第五范式。满足最低要求的叫第一范式,简称1NF。在第一范式基础上进一步满足一些要求的为第二范式,简称2NF。其余依此类推。
- 想学工作流怎么入手
atongyeye
jbpm
工作流在工作中变得越来越重要,很多朋友想学工作流却不知如何入手。 很多朋友习惯性的这看一点,那了解一点,既不系统,也容易半途而废。好比学武功,最好的办法是有一本武功秘籍。研究明白,则犹如打通任督二脉。
系统学习工作流,很重要的一本书《JBPM工作流开发指南》。
本人苦苦学习两个月,基本上可以解决大部分流程问题。整理一下学习思路,有兴趣的朋友可以参考下。
1 首先要
- Context和SQLiteOpenHelper创建数据库
百合不是茶
androidContext创建数据库
一直以为安卓数据库的创建就是使用SQLiteOpenHelper创建,但是最近在android的一本书上看到了Context也可以创建数据库,下面我们一起分析这两种方式创建数据库的方式和区别,重点在SQLiteOpenHelper
一:SQLiteOpenHelper创建数据库:
1,SQLi
- 浅谈group by和distinct
bijian1013
oracle数据库group bydistinct
group by和distinct只了去重意义一样,但是group by应用范围更广泛些,如分组汇总或者从聚合函数里筛选数据等。
譬如:统计每id数并且只显示数大于3
select id ,count(id) from ta
- vi opertion
征客丶
macoprationvi
进入 command mode (命令行模式)
按 esc 键
再按 shift + 冒号
注:以下命令中 带 $ 【在命令行模式下进行】,不带 $ 【在非命令行模式下进行】
一、文件操作
1.1、强制退出不保存
$ q!
1.2、保存
$ w
1.3、保存并退出
$ wq
1.4、刷新或重新加载已打开的文件
$ e
二、光标移动
2.1、跳到指定行
数字
- 【Spark十四】深入Spark RDD第三部分RDD基本API
bit1129
spark
对于K/V类型的RDD,如下操作是什么含义?
val rdd = sc.parallelize(List(("A",3),("C",6),("A",1),("B",5))
rdd.reduceByKey(_+_).collect
reduceByKey在这里的操作,是把
- java类加载机制
BlueSkator
java虚拟机
java类加载机制
1.java类加载器的树状结构
引导类加载器
^
|
扩展类加载器
^
|
系统类加载器
java使用代理模式来完成类加载,java的类加载器也有类似于继承的关系,引导类是最顶层的加载器,它是所有类的根加载器,它负责加载java核心库。当一个类加载器接到装载类到虚拟机的请求时,通常会代理给父类加载器,若已经是根加载器了,就自己完成加载。
虚拟机区分一个Cla
- 动态添加文本框
BreakingBad
文本框
<script> var num=1; function AddInput() { var str=""; str+="<input 
- 读《研磨设计模式》-代码笔记-单例模式
bylijinnan
java设计模式
声明: 本文只为方便我个人查阅和理解,详细的分析以及源代码请移步 原作者的博客http://chjavach.iteye.com/
public class Singleton {
}
/*
* 懒汉模式。注意,getInstance如果在多线程环境中调用,需要加上synchronized,否则存在线程不安全问题
*/
class LazySingleton
- iOS应用打包发布常见问题
chenhbc
iosiOS发布iOS上传iOS打包
这个月公司安排我一个人做iOS客户端开发,由于急着用,我先发布一个版本,由于第一次发布iOS应用,期间出了不少问题,记录于此。
1、使用Application Loader 发布时报错:Communication error.please use diagnostic mode to check connectivity.you need to have outbound acc
- 工作流复杂拓扑结构处理新思路
comsci
设计模式工作算法企业应用OO
我们走的设计路线和国外的产品不太一样,不一样在哪里呢? 国外的流程的设计思路是通过事先定义一整套规则(类似XPDL)来约束和控制流程图的复杂度(我对国外的产品了解不够多,仅仅是在有限的了解程度上面提出这样的看法),从而避免在流程引擎中处理这些复杂的图的问题,而我们却没有通过事先定义这样的复杂的规则来约束和降低用户自定义流程图的灵活性,这样一来,在引擎和流程流转控制这一个层面就会遇到很
- oracle 11g新特性Flashback data archive
daizj
oracle
1. 什么是flashback data archive
Flashback data archive是oracle 11g中引入的一个新特性。Flashback archive是一个新的数据库对象,用于存储一个或多表的历史数据。Flashback archive是一个逻辑对象,概念上类似于表空间。实际上flashback archive可以看作是存储一个或多个表的所有事务变化的逻辑空间。
- 多叉树:2-3-4树
dieslrae
树
平衡树多叉树,每个节点最多有4个子节点和3个数据项,2,3,4的含义是指一个节点可能含有的子节点的个数,效率比红黑树稍差.一般不允许出现重复关键字值.2-3-4树有以下特征:
1、有一个数据项的节点总是有2个子节点(称为2-节点)
2、有两个数据项的节点总是有3个子节点(称为3-节
- C语言学习七动态分配 malloc的使用
dcj3sjt126com
clanguagemalloc
/*
2013年3月15日15:16:24
malloc 就memory(内存) allocate(分配)的缩写
本程序没有实际含义,只是理解使用
*/
# include <stdio.h>
# include <malloc.h>
int main(void)
{
int i = 5; //分配了4个字节 静态分配
int * p
- Objective-C编码规范[译]
dcj3sjt126com
代码规范
原文链接 : The official raywenderlich.com Objective-C style guide
原文作者 : raywenderlich.com Team
译文出自 : raywenderlich.com Objective-C编码规范
译者 : Sam Lau
- 0.性能优化-目录
frank1234
性能优化
从今天开始笔者陆续发表一些性能测试相关的文章,主要是对自己前段时间学习的总结,由于水平有限,性能测试领域很深,本人理解的也比较浅,欢迎各位大咖批评指正。
主要内容包括:
一、性能测试指标
吞吐量、TPS、响应时间、负载、可扩展性、PV、思考时间
http://frank1234.iteye.com/blog/2180305
二、性能测试策略
生产环境相同 基准测试 预热等
htt
- Java父类取得子类传递的泛型参数Class类型
happyqing
java泛型父类子类Class
import java.lang.reflect.ParameterizedType;
import java.lang.reflect.Type;
import org.junit.Test;
abstract class BaseDao<T> {
public void getType() {
//Class<E> clazz =
- 跟我学SpringMVC目录汇总贴、PDF下载、源码下载
jinnianshilongnian
springMVC
----广告--------------------------------------------------------------
网站核心商详页开发
掌握Java技术,掌握并发/异步工具使用,熟悉spring、ibatis框架;
掌握数据库技术,表设计和索引优化,分库分表/读写分离;
了解缓存技术,熟练使用如Redis/Memcached等主流技术;
了解Ngin
- the HTTP rewrite module requires the PCRE library
流浪鱼
rewrite
./configure: error: the HTTP rewrite module requires the PCRE library.
模块依赖性Nginx需要依赖下面3个包
1. gzip 模块需要 zlib 库 ( 下载: http://www.zlib.net/ )
2. rewrite 模块需要 pcre 库 ( 下载: http://www.pcre.org/ )
3. s
- 第12章 Ajax(中)
onestopweb
Ajax
index.html
<!DOCTYPE html PUBLIC "-//W3C//DTD XHTML 1.0 Transitional//EN" "http://www.w3.org/TR/xhtml1/DTD/xhtml1-transitional.dtd">
<html xmlns="http://www.w3.org/
- Optimize query with Query Stripping in Web Intelligence
blueoxygen
BO
http://wiki.sdn.sap.com/wiki/display/BOBJ/Optimize+query+with+Query+Stripping+in+Web+Intelligence
and a very straightfoward video
http://www.sdn.sap.com/irj/scn/events?rid=/library/uuid/40ec3a0c-936
- Java开发者写SQL时常犯的10个错误
tomcat_oracle
javasql
1、不用PreparedStatements 有意思的是,在JDBC出现了许多年后的今天,这个错误依然出现在博客、论坛和邮件列表中,即便要记住和理解它是一件很简单的事。开发者不使用PreparedStatements的原因可能有如下几个: 他们对PreparedStatements不了解 他们认为使用PreparedStatements太慢了 他们认为写Prepar
- 世纪互联与结盟有感
阿尔萨斯
10月10日,世纪互联与(Foxcon)签约成立合资公司,有感。
全球电子制造业巨头(全球500强企业)与世纪互联共同看好IDC、云计算等业务在中国的增长空间,双方迅速果断出手,在资本层面上达成合作,此举体现了全球电子制造业巨头对世纪互联IDC业务的欣赏与信任,另一方面反映出世纪互联目前良好的运营状况与广阔的发展前景。
众所周知,精于电子产品制造(世界第一),对于世纪互联而言,能够与结盟