zynq FPGA学习杂谈记录

1. 关于XADC

zynq及7系列FPGA均包含一个XADC硬核模块，含2个12-bit 1MSPS A/D，这东西可以不例化就能正常工作，但若想通过FPGA逻辑访问状态寄存器，则必须例化

2. Build-in FIFO

注意：对于CoreGen FIFO生成器生成的异步时钟FIFO，在仿真时不要给同源时钟，否则写数据时会多写1个数

7系列 1块RAMB36的构成为：RAMB18+RAMB18 或 RAMB18 + FIFO18（扒PlanAhead查看）

3. 三态I/O在XPS中的映射 ——可参考《psf_rm.pdf》中3-state部分

a. 需底层module定义为IO_I、IO_O、IO_T三个信号

b. 所有_I、_O、_T信号引出到顶层

c. mpd文件中，定义 PORT IO = "", THREE_STATE = TRUE, ENABLE = SINGLE（这个由IO_T位宽决定）, DIR = IO, VEC = [C_IO_NUM-1:0]