数字IC前端——100问（基础篇）

1、FPGA IO接口时序约束有那些？
input delay
output delay
source clock latency

2、什么是电路亚稳态描述？
亚稳态是一种介于逻辑1和逻辑0之间的状态，可能引起电路解析的歧义。

3、处理器在中断处理器过程中，必须由硬件来实现的功能是什么？
保存将被中断服务程序破坏的通用寄存器中的内容。

4、为什么基于SRAM的FPGA器件，每次上电后必须重新进行配置？

5、设计同步FIFO，每100个cycle可以写入80个数据，每10个cycle可以读出8个数据，FIFO的深度至少为多少？

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大疆2019校招FPGA笔试总结-布布扣-bubuko.com

Verilog基础知识7（FIFO深度计算）
关于FIFO的深度计算

6、在对信号做降采样前添加滤波器，一般需要添加什么样的滤波器，完成什么 功能？

低通滤波器、完成抗混叠滤波功能。

在做降采样处理时，是先滤波，还是先降采样，二者有区别吗？

7、对12.918做无损定点化,需要的最小位宽是多少位,位宽选择11位时的量化误差是多少?

12， 0.0039

数字IC设计校招笔试题精选_binghui_w的博客-CSDN博客_数据ic设计秋招笔试

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CSDN上面数字IC前端问题汇总：

下面17道题来自（附有详细解析）：
笔试总结（一）
笔试总结（四）2019年大疆FPGA逻辑岗B卷

下面13个题来自（附有解析）：大疆2019校招FPGA笔试总结-布布扣-bubuko.com

下面３０＋２２个题来自（附有解析）
FPGA series # IC设计笔面试题目总结（一）
FPGA series # IC设计笔面试题目总结（二）