Verilog的结构化、数据流、行为级描述方式

Verilog的结构化、数据流、行为级描述方式

概述： verilog通常可以使用三种不同的方式描述模块实现的逻辑功能：结构化、数据流、行为描述方式。

结构化描述方式： 是使用实例化低层次模块的方法，即调用其他已经定义过的低层次模块对整个电路的功能进行描述，或者直接调用Verilog内部预先定义的基本门级元件描述电路的结构。

数据流描述方式： 是使用连续赋值语句(assign)对电路的逻辑功能进行描述，该方式特别便于对组合逻辑电路建模。

行为级描述方式： 是使用过程块语句结构(always)和比较抽象的高级程序语句对电路的逻辑功能进行描述。

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说明：
以表达式 L=AB+BC+AC，进行verilog代码编写以及RTL视图的观察来描述三种方式。
输入输出：

输入	输出
A、B、C	L

真值表：

A	B	C	L
0	0	0	0
0	0	1	0
0	1	0	0
0	1	1	1
1	0	0	0
1	0	1	1
1	1	0	1
1	1	1	1

逻辑图(下面三种方式都是为了实现这个逻辑)：

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1.结构化描述方式及RTL视图

●结构化描述方式： 是使用实例化低层次模块的方法，即调用其他已经定义过的低层次模块对整个电路的功能进行描述，或者直接调用Verilog内部预先定义的基本门级元件描述电路的结构。

●结构化描述代码：

module Top
(
	//输入端口
	input A,
	input B,
	input C,
	//输出端口
	output L
);

wire AB,BC,AC;//内部信号声明

and U1(AB,A,B);//与门
and U2(BC,B,C);//与门
and U3(AC,A,C);//与门

or U4(L,AB,BC,AC);//或门

endmodule

●结构化描述RTL视图：

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2.数据流描述方式及RTL视图

●数据流描述方式： 是使用连续赋值语句(assign)对电路的逻辑功能进行描述，该方式特别便于对组合逻辑电路建模。

●数据流描述代码：

module Top
(
	//输入端口
	input A,
	input B,
	input C,
	//输出端口
	output L
);

assign L = (A&&B) || (B&&C) || (A&&C);

endmodule

●数据流描述RTL视图：

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3.行为级描述方式及RTL视图

●行为级描述方式： 是使用过程块语句结构(always)和比较抽象的高级程序语句对电路的逻辑功能进行描述。

●行为级描述代码：

module Top
(
	//输入
	input A,
	input B,
	input C,
	//输出
	output reg L
);

always@(A,B,C)
begin
	case({
     A,B,C})
		3'b000: L = 1'b0;
		3'b001: L = 1'b0;
		3'b010: L = 1'b0;
		3'b011: L = 1'b1;
		3'b100: L = 1'b0;
		3'b101: L = 1'b1;
		3'b110: L = 1'b1;
		3'b111: L = 1'b1;
		default: L = 1'bx;
	endcase
end

endmodule

●行为级描述RTL视图：

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4.常用门级元件

verilog拓展知识：VerilogHDL内置26个基本元件，其中14个门级元件，12个开关元件。以下为我们常用的门级元件。