VHDL同步与异步

所谓“同步”是指与系统时钟同步。同步复位是指当复位信号(RST)有效时，并不立刻生效，而是要等到复位信号(RST)有效之后系统时钟(CLK)的有效边沿到达时(CLK'EVENT AND CLK='1')才会生效；而异步复位(RST)则是立刻生效的，只要复位信号有效(RST=1)，无论系统时钟(CLK)是怎样的，系统都会立即被复位。

异步控制信号放在时钟(clk'event and clk='1')之前，同步控制信号放在时钟(clk'event and clk='1')之内。

在用VHDL描述复位信号时，在系统时钟有效边沿到达之后才判断同步复位是否有效；而对异步复位的判断则与系统时钟无关。