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时序分析
时序分析
基本术语 摘记 (ALTERA 官方教程)
跟交通系统似的 我们将要讨论的所有内容都基于这张原理图。 源寄存器把信号驱动至目的寄存器。 这些寄存器可能都在FPGA设计中,也可能其中一个来自板上FPGA的外部第三方器件。 源寄存器和目的寄存器都由某一时钟源提供时钟,一般是这里显示的同一时钟源,但是,也可以是两个不同的源提供时钟。 对于这样的寄存器至寄存器通路,我们把发送沿定义为激活源寄
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2015-11-13 10:51
alter
VGA
时序分析
常见的刷新率时序表 A(us)Line Period B(us) Sync pulse length C(us) Back porch D(us) Active video time E(us) Front porch O(ms) Frame Period P(ms)Sync length Q(ms)Back porch&nbs
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2015-11-12 17:08
分析
Altera对应的时序概念
Period),这个概念是FPGA/ASIC通用的一个概念,各方的定义相当统一,至多是描述方式不同罢了,所有的FPGA设计都首先要进行周期约束,这样做的好处除了在综合与布局布线时给出规定目标外,还能让
时序分析
工具考察整个设计的
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2015-11-12 17:48
alter
TimeQuest约束外设之诡异的Create Generated Clocks用法
时序分析
是基于源r
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2015-11-11 16:11
create
基于FS4412的DS18B20温度采集编程实现(1-
时序分析
)
作者:秦老师,华清远见嵌入式学院讲师。 一、DS18B20简介 DS18B20是常用的数字温度计。DS18B20数字温度计提供9至12位(可配置)温度读数,表明该设备的温度。 信息通过单总线接口被发送到DS18B20或从DS18B20发出,因此从中央微处理器到DS18B20只有需要一个线(和地线)。 读,写和进行温度转换所需要的电源,可以由数据线本身来提供,无需外部电源。 由于每个DS18
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2015-11-11 08:50
编程
建立时间和保持时间(setup time 和 hold time)
建立时间和保持时间贯穿了整个
时序分析
过程。只要涉及到同步时序电路,那么必然有上升沿、下降沿采样,那么无法避免setup-time 和 hold-time这两个概念。
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2015-11-11 05:09
time
【翻译】基于Verilog设计的时序注意事项【Quartus II】【Digital Logic】
目录 1 电路范例 2
时序分析
报告 3 指定时序约束 4 时序仿真 Quartus II软件包含一个
时序分析
模块用来执行对在FPGA芯片里编译实现的电路的所有时序延迟的详细分析
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2015-11-09 13:50
Verilog
DC 概论之一 setup time 与 hold time(1)
ic代码的综合过程可以说就是
时序分析
过程,dc会将设计打散成一个个路经,这些路经上有cell延迟和net延迟,然后dc会根据你加的约束,来映射库中符合这种延迟以及驱动的器件。
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2015-11-08 13:36
time
launch edge 和 latch edge 延迟
背景 静态
时序分析
的前提就是设计者先提出要求,然后
时序分析
工具才会根据特定的时序模
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2015-11-07 10:20
ch
VGA接口实验1--
时序分析
---->>> VGA驱动主要涉及到以下几个技术方面: (1)像素映射(像素填充) (2)颜色平面 &
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2015-11-03 21:29
接口
AD9850的FPGA实现--代码实现
AD9850模块的调试进行分析 ----------------------------------------------------->>>> 首先是对AD9850上电复位的
时序分析
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2015-11-02 14:45
FPGA
静态
时序分析
SAT
背景 静态
时序分析
的前提就是设计者先提出要求,然后
时序分析
工具才会根据特定的时序模型进行分析,给出正确是时序报告。
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2015-11-02 13:11
静态
ANT无线通信技术(5) ANT与MCU的SPI通信
时序分析
及相关程序设计
ANT与MCU可以使用异步UART或同步SPI两种方式连接。异步通信与同步通信的各自特点这里不赘述,总之我们选择使用同步方式进行连接。 一、SPI简介 SPI(Serial Peripheral Interface),串行外设接口。是摩托罗拉公司开发的一种同步全双工通信协议。依靠收发两端的移位寄存器,以及主机mast
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2015-11-02 10:10
程序设计
静态
时序分析
基础STA
静态
时序分析
SAT 1.
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2015-11-01 14:12
基础
基于Verilog的VGA驱动设计(一)VGA
时序分析
基于Verilog的VGA驱动设计(一)VGA
时序分析
http://blog.ednchina.com/tengjingshu/219303/message.aspx VGA
时序分析
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2015-11-01 14:38
Verilog
静态
时序分析
在高速FPGA设计中的应用
摘要:介绍了采用STA (静态
时序分析
)对FPGA (现场可编程门阵列)设计进行时序验证的基本原理,并介绍了几种与STA相关联的时序约束。
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2015-11-01 10:22
FPGA
静态
时序分析
(Static Timing Analysis)基础及应用(下)2[zz]
S2/U10/Y (BUFX20) &nb
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2015-11-01 10:21
static
约束、
时序分析
的概念[zz]
很多人询问关于约束、
时序分析
的问题,比如:如何设置setup,hold时间?如何使用全局时钟和第二全局时钟(长线资源)?如何进行分组约束?如何约束某部分组合逻辑?
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2015-11-01 10:21
分析
静态
时序分析
(Static Timing Analysis)基础及应用(下)1 [zz]
静态
时序分析
(Static Timing Analysis简称STA)经由完整的分析方式判断IC是否能够在使用者指定的时序下正常工作,对确保IC品质之课题,提供一个
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2015-11-01 10:20
static
静态
时序分析
(Static Timing Analysis)基础与应用(上) 3 [zz]
8. 假设前级Flip-Flop的讯号由1变0,计算第2条Path终点的AT。 图二十九 9. 计算第2条Path终点的RT 图三十 10.&nbs
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2015-11-01 10:19
static
静态
时序分析
(Static Timing Analysis)基础与应用(上) 1 [zz]
静态
时序分析
(Static Timing Analysis简称STA)经由完整的分析方式判断IC是否能够在使用者的时序环境下正常工作,对确保IC品质之课题,提供一个不错的
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2015-11-01 10:18
static
静态
时序分析
(Static Timing Analysis)基础与应用(上) 2 [zz]
除了Clock之外,对于电路其他输出输入端点及其周边的环境(Boundary Condition)也要加以描述。在说明Boundary Condition之前,我们得对路径(Path)有更进一步的了解。上文曾提及STA会将电路中所有的Path找出来加以分析,但Path的定义是什么呢? Path根据起点及终点可以分为4种: 由Flip-Flop Clock输入到Flip-Flop资料输入(
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2015-11-01 10:18
static
[时间与空间]时间序列与非线性方程
在平行世界和非线性宇宙观出来之前,当时的科学家就发明了基于
时序分析
的逻辑计算系统,并演化出了相关的计算理论,然后根据这种理论制造出了计算机。。。。。
comsci
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2015-11-01 09:00
Quartus II 文件类型及备份【原创】
在这个集成开发环境中,使用者可以完成编辑、编译、仿真、综合、布局布线、
时序分析
、生成编程文件、编程等全套PLD开发流程。但由于Quartus II功能众多,每一项功能都对应一个甚至多个文件类型。
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2015-10-31 11:51
文件
FPGA 在线调试方法概述
该方式相应得到的信号电平会随布线有一定的延时,不适合于高速、大容量信号观察调试,也不适合做板级
时序分析
。它的优势在于不影响原有设计,额外资源消耗几乎为零,调试中也
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2015-10-31 10:29
FPGA
【连载】 FPGA Verilog HDL 系列实例
Verilog HDL 是一种用于数字系统设计的硬件描述语言,它可用来进行各种级别的逻辑设计,以及数字逻辑系统的仿真验证、
时序分析
和逻辑综合。
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2015-10-31 10:18
Verilog
后仿真能否被形式验证(Formal Verification)和静态
时序分析
(Static Timing Analysis)所取代
验证的主要目的:就是检查时间模型是否满足时间要求,是否实现了时间所需的功能。对于集成电路来说,具体就是在时间需求规定的激励下,电路是否产生了符合功能要求的输出;以及在设计需求规定的条件下,电路是否完成正常的功能。 以RTL级设计为仿真对象的前仿真,主要是验证电路的逻辑功能,信号的跳变是瞬时完成的,因此只能在功能上证明设计的正确性,而无法证明
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2015-10-31 10:01
static
使用TCL脚本语言操作Quartus(一)
http://blog.csdn.net/fzxy002763/article/details/7215695 本文讨论的话题:-TCL脚本在Quartus II中-创建一个工程-编译工程-查看报告数据-
时序分析
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2015-10-31 09:41
Tcl
时序分析
之Slack
slack 的值通常用来表示设计是否满足时序要求。同样有setup slack 和 hold slack ,如果slack 的值为正,则表明设计可以满足setup / hold time 要求,反之不满足。 Setup slack = Data Required Time(setup) - Data Arrival Time 若setup slack 为正,表示Data Req
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2015-10-31 08:24
分析
时序分析
之基本概念
Quartus II中的
时序分析
为静态
时序分析
,即STA(static timing analysis)。STA分析的对象是同步逻辑电路,通过路径计算延迟的总和,分析时序间的相对关系。
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2015-10-31 08:24
分析
时序分析
之Arrival Time
首先要理解两个概念:launch edge 和 latch edge launch edge 是源寄存器发送数据的时钟沿,是
时序分析
的起点。
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2015-10-31 08:24
time
【黑金原创教程】【TimeQuest】【第七章】供源时钟与其他
黑金动力社区2013年原创教程连载计划: http://www.cnblogs.com/alinx/p/3362790.html 《FPGA那些事儿--TimeQuest 静态
时序分析
》完整版下载地址
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2015-10-28 08:01
time
【黑金原创教程】【TimeQuest】【第六章】物理时钟与外部模型
黑金动力社区2013年原创教程连载计划: http://www.cnblogs.com/alinx/p/3362790.html 《FPGA那些事儿--TimeQuest 静态
时序分析
》REV6.0
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2015-10-28 08:00
time
【黑金原创教程】【TimeQuest】【第五章】网表质量与外部模型
黑金动力社区2013年原创教程连载计划: http://www.cnblogs.com/alinx/p/3362790.html 《FPGA那些事儿--TimeQuest 静态
时序分析
》REV5.0
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2015-10-28 08:59
time
【黑金原创教程】【TimeQuest】【第四章】内部延迟与其他
黑金动力社区2013年原创教程连载计划: http://www.cnblogs.com/alinx/p/3362790.html 《FPGA那些事儿--TimeQuest 静态
时序分析
》REV4.0
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2015-10-28 08:58
time
【黑金原创教程】【TimeQuest】【第三章】TimeQuest 扫盲文
黑金动力社区2013年原创教程连载计划: http://www.cnblogs.com/alinx/p/3362790.html 《FPGA那些事儿--TimeQuest 静态
时序分析
》REV3.0
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2015-10-28 08:57
time
【黑金原创教程】【TimeQuest】【第二章】TimeQuest模型角色,网表概念,时序报告
黑金动力社区2013年原创教程连载计划: http://www.cnblogs.com/alinx/p/3362790.html 《FPGA那些事儿--TimeQuest 静态
时序分析
》REV2.0
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2015-10-28 08:56
time
【黑金原创教程】【TimeQuest】【第一章】TimeQuest 静态
时序分析
模型的概念
黑金动力社区2013年原创教程连载计划: http://www.cnblogs.com/alinx/p/3362790.html 《FPGA那些事儿--TimeQuest 静态
时序分析
》REV1.0
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2015-10-28 08:55
time
FPGA
时序分析
时序分析
的几个参数: 1、周期与最大时钟频率 2、时钟建立时间Tsu :在寄存器的时钟信号已经在时钟引脚建立之前,经由数据或者使能输入而进入寄存器的数据必须在输入引脚出现的时间长度 3、时钟保持时间
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2015-10-23 08:21
FPGA
【原创】FIFO的基础和
时序分析
学习
参考文章:http://blog.pfan.cn/yanyoushuai/34540.html FIFO即First in first out,也叫先入先出电路,可以实现数据先进先出的存储器件。 FIFO一般普遍用作数据缓冲器,也可以用于顺序数据的缓冲,比如音频信号或视频信号。另一个广泛的应用是在处理器之间的通讯中。 FIFO的基本单元是寄存器。作为存储器件,FIFO的存储能力是由其
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2015-10-21 11:22
学习
FPGA验证技术简介
第一编验证的重要性验证,顾名思义就是通过仿真、
时序分析
、上板调试等手段检验设计正确性的过程,在FPGA/IC开发流程中,验证主要包括功能验证和时序验证两个部分。
phenixyf
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2015-09-24 18:00
FPGA验证简介
第一编 验证的重要性 验证,顾名思义就是通过仿真、
时序分析
、上板调试等手段检验设计正确性的过程,在FPGA/IC开发流程中,验证主要包括功能验证和时序验证两个部分。
phenixyf
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2015-09-24 18:00
建立时间和保持时间(setup time 和 hold time)
建立时间和保持时间贯穿了整个
时序分析
过程。只要涉及到同步时序电路,那么必然有上升沿、下降沿采样,那么无法避免setup-time和hold-time这两个概念。
暗海风
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2015-07-27 17:00
FPGA静态
时序分析
简单解读
任何学FPGA的人都跑不掉的一个问题就是进行静态
时序分析
。
Image_vip
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2015-06-24 21:23
zedboard
Xilinx
FPGA时序约束
下面通过
时序分析
实例来定位原因并给出相应的解决方案。
宇宙379
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2015-01-01 19:19
FPGA
FPGA时序约束
下面通过
时序分析
实例来定位原因并给出相应的解决方案。
a379039233
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2015-01-01 19:00
FPGA中异步复位和同步复位
这种复位完全结合了异步复位和同步复位的优势,我们知道异步复位的优势是不参与数据路径,所以不影响数据路径速度,而复位几乎是瞬间起作用;而同步复位的优势是百分百地同步
时序分析
且具有抗噪声性能。
oLinXi1234567
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2014-11-06 08:29
FPGA
FPGA静态
时序分析
简单解读
reload任何学FPGA的人都跑不掉的一个问题就是进行静态
时序分析
。
angelbosj
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2014-09-10 18:00
OnLineML:时序数据挖掘
关于
时序分析
: 我们跟随时间的脚步,试图解释现在、理解过去、甚至预测未来........原文链接:http://blog.sciencenet.cn/home.php?
wishchin
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2014-07-16 19:00
Xilinx FPGA上电
时序分析
与设计
XilinxFPGA上电
时序分析
与设计由 技术编辑 于星期五,11/29/2013-13:24发表 http://xilinx.eetrend.com/article/6102摘要:提出了由于FPGA
shengzhuzhu
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2014-06-09 23:00
FPGA
启动过程
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