紫光同创FPGA开发笔记第33页

颅相学 2020-07-13

19世纪初法国解剖学家加尔和施普茨海姆共同创立，在《神经系统的生理解剖学》(1810-1819)一书中提出。

Lauren会会·2023-12-06 03:46

Vivado 综合属性实用命令

演示使用的Vivado版本：2018.3FPGA芯片型号：xc7a35tfgg484-2本篇博文，建议在电脑端网页/pad上查看~综合阶段综合设置综合设置的打开方式：注意：凡是出现在综合设置区的设置均为全局设置

在路上-正出发·2023-12-06 02:38

VIVADO仿真功能系列

杏儿黄·2023-12-06 02:07

使用Git进行Vivado版本控制

前言学习FPGA也有一段时间了，现在工程相较于以前，一个工程的可能所需要占据的空间有几百兆甚至更大，也在想着有没有什么好的办法来管理这些工程。

black_pigeon·2023-12-06 02:37

Vivado版本控制

Vivado版本控制如果您有幸进入FPGA领域，那么会遇到版本控制问题，本文讲解的是如何用git进行Vivado进行版本控制。

神州永泰·2023-12-06 02:34

【risc-v】易灵思efinix FPGA riscv嵌入式软件源码分享

系列文章目录分享一些fpga内使用riscv软核的经验，共大家参考。后续内容比较多，会做成一个系列。

神仙约架·2023-12-05 23:59

【Intel/Altera】全系列FPGA最新汇总说明，持续更新中

前言2023年11月14日英特尔FPGA中国技术日，Intel刚发布了新的FPGA系列，官网信息太多，我这里结合以前的信息，简单汇总更新一下，方便大家快速了解Intel/AlteraFPGA家族。

神仙约架·2023-12-05 23:59

LiveVideoStackCon 2023 深圳站优秀出品人、讲师及志愿者

在此，我们想要感谢共同创造了此次大会的所有人。

LiveVideoStack_·2023-12-05 21:27

Vivado时序收敛技术（一） Baseline基础理论

FPGATimes如何知道该约束哪些时钟？使用report_clock_networks指令或使用约束向导来查看有哪些主时钟需要约束和输入的主时钟是否被约束。report_clock

yundanfengqing_nuc·2023-12-05 21:56

Vivado时序分析概念setup time, hold time

Vivado时序分析概念setuptime,holdtimereferenceWhatisSetupandholdtimeinanFPGA?

dengyindai1024·2023-12-05 21:54

班级管理 || 刚开学，班主任应挂一个什么脸出场？

师生共同创造是一件特别美妙的事情，虽然几乎长在班里，几度脱掉鞋子光脚在地上跑来跑去，以此换取双脚暂时歇息。但我脸上却始终挂着温暖热情的笑容，那是从

噜噜890108·2023-12-05 19:32

「吞噬星空」布罗占地球奖1000亿，罗峰洪雷神诱敌深入，狩猎开始

在返回地球之前，罗峰购买了大量紫光露。这些紫光露是他打算给地球上的武馆高等学员饮用的，每人10克就能让他们提升至学徒一阶。罗峰计划

拾荒記·2023-12-05 19:23

开发笔记 | redis学习笔记

(待完善)redis是什么（*@Cacheable一类的注解自动缓存，要么使用RedisTemplate手动缓存）特点:支持网络，基于内存，可持续化，日志型，nosql，键值数据库，支持多种类型存储，线程安全为什么要用:学习记录用，后续对redis的学习将继续更新在本篇使用1.pom.xml文件中导入redis依赖导入相关依赖后，就可以在配置文件中，配置连接redis的相关信息org.spring

Nu11PointerException·2023-12-05 13:12

用FPGA实现四通道、全频率 GNSS RF 接收器-用于卫星的精确定位

用FPGA实现四通道、全频率GNSSRF接收器-用于卫星的精确定位概念全球导航卫星系统（英文：GlobalNavigationSatelliteSystem，GNSS），又称全球卫星导航系统，是能在地球表面或近地空间的任何地点为用户提供全天候的

OpenFPGA·2023-12-05 11:59

从合成需求分解FPGA性能的核算实例

从合成性能需求：带宽、采样速率、FPGA时钟速率、通道数量、波束数量、缓存时间，推算FPGA计算资源、传输带宽以及内存容量的一个简要核算实例。提供了需要考虑的因素及核算方法。

CyberInversion·2023-12-05 10:54

FPGA_单引脚输入输出-三态

FPGA_单引脚输入输出-三态以常见的I2C协议通讯方式讲解，SDA线既可以接收数据也可以发送数据，I2C发送写控制命令，在空闲状态时，我们给I2C数据方向控制（sda_dir）信号赋值高电平，将sda

自小吃多·2023-12-05 09:48

易灵思FPGA烧写EFINIX 芯片下载使用步骤

易灵思FPGA烧写EFINIX芯片步骤下面介绍在易灵思软件和下载器驱动都安好后，如何进行程序下载的使用步骤。1.首先把支持易灵思下载的下载器USB线连接好电脑，且电脑识别到正确的驱动。

rui22·2023-12-05 09:16

易灵思下载器EFINIX FPGA高速JTAG编程线USB仿真器驱动安装详细使用步骤

易灵思EFINIXUSB下载器驱动安装详细步骤易灵思EFINX是优秀的国产FPGA公司之一，下面是下载器的驱动安装详细步骤。如果不会使用可以跟着步骤操作即可。

rui22·2023-12-05 09:46

安路Anlogic FPGA下载器的驱动安装教程

安路FPGA下载器驱动安装教程安路FPGA下载器：EN-ALC10,是一款高性能FPGA下载线（编程器），支持安路的开发软件TDS和全系列FPGA芯片下载编程，支持全速USB2.0与电脑进行数据通信，通过

rui22·2023-12-05 09:09

【考研日记】7.10

实习的第一天，去见了钓鱼台、紫光阁用的瓷杯，还有国宾晚宴用的餐具，真的是精致的不得了，让我不禁再次感叹：有钱真好啊。那么多的大瓷器瓶真好看啊，就是一个都买不起，每一个都是一个厕所的价格。

吉野佳·2023-12-05 04:54

路上的心声（第三卷第四季15）

，就算处境不是那么好，仍然坚守一些原则，追随自然大道，主动为人着想，从根本、长远、大局考虑，不以花言巧语去唯利是图，那正直、善良具有巨大的穿透力，进一步的行动及相应的结果具有巨大的说服力，自然就能从共同创造的美好之中分享一部分

文基·2023-12-05 04:17

FFmpeg开发笔记（五）更新MSYS的密钥环

使用MSYS对FFmpeg进行交叉编译时，需要事先安装交叉编译工具链，也就是执行下面命令。pacman-Smingw-w64-x86_64-toolchain一般情况可以正常安装交叉编译工具链，不过有时会提示错误“signaturefrom"DavidMacek"isunknowntrust”，这是因为MSYS安装之后的密钥环有效期只有150天左右，而工具链中的个别组件会检查密钥环是否有效。如果密

aqi00·2023-12-05 01:28

鸿蒙4.0开发笔记之ArkTS装饰器语法基础之监听者模式@Watch案例讲解（十四）

1、@Watch定义@Watch实际是指状态变量更改通知。如果开发者需要关注某个状态变量的值是否改变，可以使用@Watch为状态变量设置回调函数（监听函数）。@Watch用于监听状态变量的变化，当状态变量变化时，@Watch的回调方法将被调用。@Watch在ArkUI框架内部判断数值有无更新使用的是严格相等（===），遵循严格相等规范。当在严格相等为false的情况下，就会触发@Watch的回调。

鸿蒙Next·2023-12-05 00:25

鸿蒙4.0开发笔记之ArkTS装饰器语法基础之发布者订阅者模式@Provide和@Consume（十三）

1、定义在鸿蒙系统的官方语言ArkTS中，有一套类似于发布者和订阅的模式，使用@Provide、@Consume两个装饰器来实现。@Provide、@Consume：@Provide/@Consume装饰的变量用于跨组件层级（多层组件）同步状态变量，可以不需要通过参数命名机制传递，通过alias（别名）或者属性名绑定。2、逐级传递的困境从父—>子—>孙三级传递，甚至以后复杂的项目需要几十级的传递，

鸿蒙Next·2023-12-05 00:53

无边际管理思考二三事（29）——协同价值取向构建基础一价值预期之互补策略及管理策略

2022年7月3日协同互补策略决定了协同创造的增值服务。协同互补策略是双方的互补相协同，双方需明确各自的价值互补点，发挥各自长处。

语心说·2023-12-04 22:13

【【FPGA 之 MicroBlaze 自定义IP核之呼吸灯实验】】

FPGA之MicroBlaze自定义IP核之呼吸灯实验通过创建和封装IP向导的方式来自定义IP核，支持将当前工程、工程中的模块或者指定文件目录封装成IP核，当然也可以创建一个带有AXI4接口的IP核，用于

ZxsLoves·2023-12-04 19:21

FPGA学习笔记【封装自定义IP核】

AXI接口的自定义IP核为了更方便地使用外部接口驱动或进行系统级的设计时，可以考虑将RTL设计打包制作成自定义的IP核，Vivado会自动生成相关的IP核接口；或者为了在ZYNQ中使用AXI总线将硬核与FPGA

内鬼·2023-12-04 19:19

2021-01-28

追寻红色足迹，感悟红色文化，共筑中国追寻红色足迹，感悟红色文化，共筑中国梦--红色文化主题实践活动顺利开展红色文化是在革命战争年代，由中国共产党人、先进分子和人民群众共同创造并极具中国特色的先进文化，蕴含着丰富的革命精神和厚重的历史文化内涵

8b99936d7b1f·2023-12-04 17:44

【软件分享】脱离Vivado建立单独仿真环境软件

原创网络交换FPGA,网址：https://www.eet-china.com/mp/a251158.html在进行FPGA项目开发时，经常需要使用第三方仿真工具进行仿真，如果每次都需要从Vivado调用第三方仿真工具则会比较麻烦

喵喵苗·2023-12-04 16:14

【Altera】Cyclone10 FPGA DDR3使用

DDRIP核配置调试及遇到的问题读写仲裁时序问题1.拉高read后，wait一直没反应问题2.DDR校正不过的一个可能性延伸学习开发板Intel官方提供c10的开发套件：Intel®Cyclone®10GXFPGADevelopmentKit

神仙约架·2023-12-04 15:14

fpga-mif文件生成

要存储断电保存的数据时，就涉及到ROM数据存储，在fpga中，涉及到的相关格式有*.hex，*.mif，*.coe。

ethanismyname·2023-12-04 15:14

分享几个电视颜色测试图形卡

介绍本文分享几个常见的电视颜色测试图形卡和一段matlab程序，完成JPG转FPGA烧写文件，便于把彩色图片预装载到FPGA内。电视颜色测试图形卡一种专业检测电视显示效果的工具。

神仙约架·2023-12-04 15:44

fpga rom 初始化文件的一些心得

目录可能遇到的问题问题解决方案rom的初始化用途文件类型如何生成初始化文件示例AlteraXilinx可能遇到的问题问题alteraFPGA的rom找不到初始化文件，编译过程会提示类似的问题Error(

神仙约架·2023-12-04 15:43

FPGA项目（9）——基于FPGA的交通灯设计

首先，简要阐述一下本次设计所实现的基本功能。系统输入两组时钟，一个是50M时钟，一个是1HZ时钟，另外，系统还有一个复位信号，一个拨码开关信号。输出两组LED灯，分别表示东西方向、南北方向的红绿灯。每组灯为6位宽，表示各个方向的红、黄、绿灯。示意图如下所示：要实现：东西方向红灯亮，南北方向绿灯亮，保持35S；东西方向红灯亮，南北方向黄灯亮，保持5S；东西方向绿灯亮，南北方向红灯亮，维持35S；东西

嵌入式小李·2023-12-04 14:20

oneApi实现并⾏排序算法

oneAPI的目标是提供一个统一的编程模型，使开发人员能够使用相同的代码在不同类型的硬件上进行并行计算，包括CPU、GPU、FPGA和其他加速器。

think-weige·2023-12-04 12:51

鸿蒙4.0开发笔记之ArkTS装饰器语法基础@Prop@Link@State状态装饰器（十二）

文章目录一、哪些是状态装饰器二、@State@Prop@Link状态传递的核心规则三、状态装饰器练习一、哪些是状态装饰器1、@State：被装饰拥有其所属组件的状态，可以作为其子组件单向和双向同步的数据源。当其数值改变时，会引起相关组件的渲染刷新。2、@Prop：被装饰可以和父组件建立单向同步关系，@Prop装饰的变量是可变的，但修改不会同步回父组件。3、@Link：被装饰变量和父组件构建双向同步

鸿蒙Next·2023-12-04 10:35

FPGA UltraScale GTH 全网最细讲解，aurora 8b/10b编解码，HDMI视频传输，提供2套工程源码和技术支持

目录1、前言免责声明2、我这里已有的GT高速接口解决方案3、详细设计方案设计框图视频源选择ADV7611解码芯片配置及采集动态彩条视频数据组包UltraScaleGTH全网最细解读UltraScaleGTH基本结构参考时钟的选择和分配UltraScaleGTH发送和接收处理流程UltraScaleGTH发送接口UltraScaleGTH接收接口UltraScaleGTHIP核调用和使用数据对齐视频

9527华安·2023-12-04 09:14

课程反思

昨天听老师讲课的时候对照现在跟爱人的相处模式，有庆幸，也有需要提升的地方，跟爱人共同维护好我们这个小家，虽两地分居，但是它是有温度的，是温暖的，是温馨的，很幸福，是可以共同创造的！

淼的简单生活·2023-12-04 08:08

【硬件学习之路】

而我的工作岗位是助理工程师，主要是学习绘制原理图，板上测试，FPGA代码的调试等。

HIHTMYATBA·2023-12-04 07:21

【开发工具】分享一下我PC上装的FPGA工程师开发工具

目录前言1.Xilinx2.Altera3.Efinix4.Lattice二、仿真工具三、科研工具四、辅助工具1.硬件开发2.软件开发3.效率工具总结有喜欢FPGA开发的同学可以关注我一下，这里会经常分享一些

神仙约架·2023-12-04 06:48

【risc-v】易灵思efinix FPGA sapphire_soc IP配置参数分享

系列文章目录分享一些fpga内使用riscv软核的经验，共大家参考。后续内容比较多，会做成一个系列。

神仙约架·2023-12-04 06:48

【BUG】ERROR Place 1115 Unroutable Placement

项目场景：使用XilinxFPGA时遇到下面的这个问题ERROR:Place:1115-UnroutablePlacement!

神仙约架·2023-12-04 06:48

【risc-v】易灵思efinix FPGA riscv 时钟配置的一些总结

系列文章目录分享一些fpga内使用riscv软核的经验，共大家参考。后续内容比较多，会做成一个系列。

神仙约架·2023-12-04 06:44

股海海风·2023-12-04 05:03

约克.威林克

退休后，约克继续保持着自律的成功之路，与伙伴共同创立了价值数百万美元的领导和管理咨询公司，撰写了《纽约时报》的畅销书《极限控制》，《纪律等于自由》，《极端领导力》，儿童读物《童子军之路》。

围炉点睛·2023-12-04 03:58

linux tsn网络,openTSN

一、OpenTSN简介OpenTSN是基于FAST架构设计的TSN集成验证环境，主要设计目标包括：(1)基于FPGA实现支持802.1AS、802.1Qbv，802.1Qch，802.1Qci等TSN核心功能的交换机原型

项木咄·2023-12-04 00:54

Open TSN 3.2之TSNSwitch3.2内部TSS模块 FPGA代码笔记（一）

一.TSS(TimingSensitiveSwitch，时间敏感交换)模块总体介绍整个架构划分为五大部分逻辑：网络输入处理逻辑、网络输出处理逻辑、控制输入处理、控制输出处理以及内部处理逻辑。二.网络输入处理逻辑详解网络输入处理逻辑主要包括：NRX(网络接收)模块,FPA(帧解析)模块,IBI(输入缓存接口)模块这三部分。内部组成框图和代码RTL视图如下1.网络输入处理之NRX(NetworkRX，

汤圆好吃·2023-12-04 00:51

2022-11-29

张雲芳焦点解决网络课程学习坚持分享第1324天20221129（约练总423）共同创造想要的未来（奇迹问句）焦点解决的心理咨询中，要想用好奇迹问句，需要时间方面、倾听方面、扩大方面和探索方面的技能。

2018心如止水·2023-12-03 22:52

btstack ble ota开发笔记(1)-nordic dfu移植

一.前言btstack的bleexample中暂时没有ota的例程，恰巧之前在nrf52832上使用过nordic的dfu例程，配合手机上的nrf-connectapp，体验感觉非常棒（进度条+实时下载速度+完整日志），由于我不太想自己开发手机otaapk（没有时间也没有能力），所以想着能不能将nordicota这一套移植到btstack上来呢？说干就干。为了使文章不那么臃肿，本文仅介绍btsta

熟能生巧啊·2023-12-03 20:24

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进阶理解（挑战高薪）函数式组件捕获了渲染时所使用的值，这是两类组件最大的不同创建组件LearnCompo

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