紫光同创FPGA开发笔记第32页

开源项目CuteSqlite开发笔记（四）：SQLite字节码引擎(SQLite的Explain详解)

在开发CuteSqlite图形客户端的时候，需要用到SQL的语法解释，来对SQL语句进行优化。找了很多的SQL语法解释器，都不是十分满意，只有翻开Sqlite的源码，详细了解SQLite对SQL语句的解释过程，上一篇文章翻译了官方介绍SQLite使用的Lemon解释器，本文翻译了官方介绍VDBE字节码引擎的文章，也是一份官方对SQLite的Explain的详解。官方介绍VDBE的文章：https:

程序员涵哥·2023-12-15 01:27

开源项目CuteSqlite开发笔记（三）：SQLite使用的Lemon解释器

在开发CuteSqlite图形客户端的时候，需要用到SQL的语法解释，来对SQL语句进行优化。找了很多的SQL语法解释器，都不是十分满意，只有翻开Sqlite的源码，看看SQLite对SQL语句的解释过程，上一篇文章翻译了官方介绍SQLite架构，本文翻译了官方介绍Lemon解释器的文章。官方介绍Lemon的文章：https://www.sqlite.org/src/doc/trunk/doc/l

程序员涵哥·2023-12-15 01:57

开源项目CuteSqlite开发笔记（五）：SQLite查询优化器概述

在开发CuteSqlite图形客户端的时候，需要用到SQL的语法解释，来对SQL语句进行优化。找了很多的SQL语法解释器，都不是十分满意，只有翻开Sqlite的源码，看看SQLite对SQL语句的解释过程，上一篇文章翻译了官方介绍VDBE字节码引擎，本文翻译了官方SQLite查询优化器的文章。官方文章：https://www.sqlite.org/optoverview.html开源项目CuteS

程序员涵哥·2023-12-15 01:57

【开题报告】基于SpringBoot的企业合同管理系统

基于SpringBoot的企业合同管理系统可以提供全面的合同管理解决方案，包括合同创建、修改、审核、签署、归档等功能，从而帮助企业提高合同管理的效率和准确性，降低管理成本，

加瓦程序设计师·2023-12-15 01:25

开源项目CuteSqlite开发笔记（二）：SQLite的架构

在开发CuteSqlite图形客户端的时候，需要用到SQL的语法解释，来对SQL语句进行优化。找了很多的SQL语法解释器，都不是十分满意，只有翻开Sqlite的源码，看看SQLite对SQL语句的解释过程，本文是翻译的官方文档。官方介绍架构的文章：https://www.sqlite.org/arch.htmlCuteSqlite源码：https://github.com/shinehanx/Cu

程序员涵哥·2023-12-15 01:53

CPU、MCU、MPU、DSP、FPGA各是什么？有什么区别？

1、CPU中央处理器，简称CPU（CentralProcessingUnit），中央处理器主要包括两个部分，即控制器、运算器，其中还包括高速缓冲存储器及实现它们之间联系的数据、控制的总线。电子计算机三大核心部件就是CPU、内部存储器、输入/输出设备。中央处理器的功效主要为处理指令、执行操作、控制时间、处理数据.CPU历史发展：Intel于1971年发售了自己的第一款4位微处理器，设计与ROM400

风禾万里·2023-12-14 23:51

【FPGA】Quartus18.1打包封装网表文件（.qxp）详细教程

当我们在做项目的过程中，编写的底层Verilog代码不想交给甲方时怎么办呢？此时可以将源代码打包封装成网表文件（.qxp）进行加密，并且在工程中进行调用。QuartusII的.qxp文件为QuartusIIExportedPartition，用于创建综合或者PAR之后的网表文件。一、.qxp文件打包封装步骤在QuartusII的ProjectNavigator中选中欲创建qxp的module文件，

白码王子小张·2023-12-14 22:26

【INTEL（ALTERA）】 quartus F-Tile HDMI 英特尔 FPGA IP设计示例无法正常工作怎么办

项目场景：quartusF-TileHDMI英特尔FPGAIP设计示例无法正常工作。

神仙约架·2023-12-14 22:55

【INTEL（ALTERA）】 quartus版本 21使用SDI II IP出现错误：无法生成示例设计example_design

项目场景：quartus版本21SDIIIFPGAIP设计示例生成失败怎么办原因分析：适用于Windows*的英特尔®Quartus®PrimeProEdition软件版本21.3和版本21.4以及英特尔

神仙约架·2023-12-14 22:55

【INTEL（ALTERA）】quartus报错UVM_FATAL [cxl_tb_top_initialize] Gen5 链接失败。超时怎么办

项目场景：由于英特尔®Quartus®PrimeProEdition软件版本23.1存在一个问题，您在运行ComputeExpressLink*（CXL*）Type3设计示例的R-Tile英特尔®FPGAIP

神仙约架·2023-12-14 22:24

Xilinx FPGA——ISE时序约束“建立时间不满足”问题解决记录

一、现象最近使用赛灵思的FPGA设计项目时，出现时序约束失效问题。点进去发现如下：一个始终约束没有生效，有多处报错。二、原因出现这个问题的原因是，建立时间不满足。

仲南音·2023-12-14 22:21

基于FPGA的温度控制系统设计（论文+源码）

1.系统设计本次基于FPGA的智能温度控制系统，以FPGA为控制核心，采用自顶向下的设计方法，按照模块化设计的思路分别实现各个模块，再加以整合实现整个系统，从而达到了温度控制的目的。

沐欣工作室_lvyiyi·2023-12-14 22:49

【FPGA/verilog -入门学习3】verilog脉冲计数

需求:1,在EN为高电平时，对输入的Pluse脉冲计数，每个上升沿计数一次2，EN为低电平时，输出计数值和计数完成状态需求分析:输入输出输入：clk，rest_n,i_en,pluse输出：o_cnt,o_state操作步骤输入端推进：步骤1，对pluse进行脉冲边沿检测，识别出每次上升沿，用于后续的计数输出端获取：步骤2，对输出o_state实现方式：在每一次en=0时识别为计数结束。可以用脉冲

王者时代·2023-12-14 22:17

西南科技大学数字电子技术实验三（MSI逻辑器件设计组合逻辑电路及FPGA的实现）FPGA部分

一、实验目的进一步掌握MIS（中规模集成电路）设计方法。通过用MIS译码器、数据选择器实现电路功能，熟悉它们的应用。进一步学习如何记录实验中遇到的问题及解决方法。二、实验原理1、4位奇偶校验器Y=S7i=0DiMiD0=D3=D5=D6=DD1=D2=D4=D7=`D2、组合逻辑电路F=A`BC+`A(B+C)=A`BC+`AB(C+`C)+`AC(B+`B)=m1+m2+m3+m5=(`m1`m

Myon⁶·2023-12-14 22:46

【XILINX】记录ISE/Vivado使用过程中遇到的一些warning及解决方案

前言XILINX/AMD是大家常用的FPGA，但是在使用其开发工具ISE/Vivado时免不了会遇到很多warning，(大家是不是发现程序越大warning越多？)

神仙约架·2023-12-14 22:44

德国当代艺术家贝恩德·齐默尔！

1976年开始自学绘画，1977年与米登多夫、萨洛梅等共同创办moritzplatz画廊。这个时期的齐默尔主要画静物、人物、内饰以及柏林的城市景观等，并在

经典油画·2023-12-14 22:26

FPGA就业领域指南

用FPGA做哪个方向，这个问题应该会出现在很多FPGA开发者的脑海里，特别是初学者，和计算机专业去互联网大厂的，亦或是学金融去投行和证券公司的比起来，选择FPGA可能算是入错行了，至少在工资上来说，差距是肉眼可见的

程老师讲FPGA·2023-12-14 20:30

按照这4步走，不走弯路学习FPGA

程老师讲FPGA·2023-12-14 20:00

FPGA内部资源介绍（4）BLOCK RAM

FPGA内部资源基础知识第四弹来啦！

程老师讲FPGA·2023-12-14 20:29

为什么FPGA是战略芯片？

FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）、GAL（通用阵列逻辑）等可编程器件的基础上进一步发展的产物，它是作为一种半定制电路而出现的，既解决了定制电路的不足

程老师讲FPGA·2023-12-14 20:54

前后端项目开发笔记-环境搭建（一）

一、从https://gitee.com/renrenio/renren-security下载代码1、项目说明renren-security是一个轻量级的，前后端分离的Java快速开发平台，能快速开发项目并交付【接私活利器】采用SpringBoot、Shiro、MyBatis-Plus、Vue3、TypeScript、ElementPlus、VueRouter、Pinia、Axios、Vite框架

有语忆语·2023-12-14 19:33

【FPGA图像处理实战】- 图像处理前景如何？就业前景如何？

图像处理是FPGA应用的主要领域之一，图像处理数据量特别大且对实时性处理要求高的场景，这恰好能发挥FPGA流水线可实时处理的优势。那么FPGA图像处理的前景如何？

FPGA入门到精通·2023-12-14 19:31

HLS(一)Vivado高层次综合概述

目录1.什么是FPGA？

优秀的守夜人·2023-12-14 14:21

Xilinx原语详解——IBUFDS & OBUFDS

在使用FPGA时，往往会用到一些差分信号，比如HDMI接口，LVDS接口的ADC、显示器等等设备，而FPGA内部往往只会使用单端信号，就需要完成单端信号和差分信号的相互转换，xilinx提供了两个原语对所有

电路_fpga·2023-12-14 13:25

高云GW1NSR-4C开发板M3硬核应用

2.FPGA综合：解压文件，打开\Gowin_EMP

SDAU2005·2023-12-14 13:52

FPGA高端项目：UltraScale GTH + SDI 视频编解码，SDI无缓存回环输出，提供2套工程源码和技术支持

9527华安·2023-12-14 13:44

基于FPGA的视频接口之高速IO(SATA)

FPGA实现SSD硬盘的存储，有点在于速度优势（可达到200MB/s

Eidolon_li·2023-12-14 13:05

【FPGA/verilog -入门学习10】verilog 查表法实现正弦波形发生器

0，需求用查找表设计实现一个正弦波形发生器寻址的位宽是10位，数据量是1024个，输出的数据是16位1，需求分析数据量是1024个：x=linspace(0,2*pi,1024)输出数据是16位:y范围：0~2^16-1=0~65535y=(sin（x）+1)*65535/2寻址的位宽是10位输入是0~10231023占用10位操作步骤1，使用matlab生成数据，制作sin_rom.coe文件x

王者时代·2023-12-14 13:02

【FPGA/verilog -入门学习6】verilog频率计数器

需求在使能信号控制下，计算输入脉冲的每两个上升沿之间的时钟周期数并输出，即输出脉冲频率的计数值输入信号周期性脉冲信号：需要做检测的脉冲频率信号使能信号：高电平进行频率计数，低电平清零计数器输出信号计数值：输出脉冲频率的计数值有效信号：该信号拉高时，输出计数值有效需求分析1，输出产生计数完成状态《=EN且有上升沿脉冲2，输出计数值《=上升沿来临时候从0开始计数，直至下一个上升沿脉冲到来结束，把计数值

王者时代·2023-12-14 13:32

【FPGA/verilog -入门学习2】verilog 生成上升沿下降沿脉冲

需求1：使用脉冲边沿检测法设计一个上下降沿检测功能使用脉冲边沿检测法设计一个上下降沿检测功能1，使用clk脉冲来临时pluse移位赋值preg1<=plusepreg2<=preg2preg1比pluse晚一个时钟，preg2比preg1晚一个时钟在利用与/非指令合并，生成上升沿的一个脉冲的r_pluse<={r_pluse[0],pulse};//等效于r_pluse[0]<=pluser_pl

王者时代·2023-12-14 13:31

【FPGA/verilog -入门学习4】verilog 实现多路脉冲计数

需求：设计一个脉冲计数器，其功能如下输入脉冲：4路脉冲信号，分别对每路进行脉冲检测并计数使能信号：高电平进行计数，低电平清零计数器计数器：在使能信号高电平期间，对脉冲信号的上升沿进行检测并递增计数值编写测试脚本，进行仿真验证需求分析：使用上一章的一路脉冲检测，使用例化方式产生多路vlg_design使用上章节生成的最小系统//*脉冲计数，当是能时，对pluse脉冲计数实现步骤1）产生pluse上升

王者时代·2023-12-14 13:31

超大规模集成电路设计----FPGA时序模型及FSM的设计（八）

本文仅供学习，不作任何商业用途，严禁转载。绝大部分资料来自中国科学院段成华教授PPT超大规模集成电路设计----RTL级设计之FSM（八）7.1CPLD的时序模型7.1.1XPLA3时序模型7.1.2具体时序组成（重点）1.PadtoPad(tPD)2.ClockPadtoOutputPad(tCO)3.ClocktoSetup(tCYC)4.ClocktoPad5.PathEndingatClo

MinJohnson·2023-12-14 12:59

FPGA与CPLD的区别与联系

1、FPGA定义及特点FPGA采用了逻辑单元阵列LCA(LogicCellArray)这样一个新概念,内部包括可配置逻辑模块CLB(ConfigurableLogicBlock)、输入输出模块IOB(InputOutputBlock

程老师讲FPGA·2023-12-14 12:27

什么是FPGA原型验证？

EDA工具的使用主要分为设计、验证和制造三大类。验证工作贯穿整个芯片设计流程，可以说芯片的验证阶段占据了整个芯片开发的大部分时间。从芯片需求定义、功能设计开发到物理实现制造，每个环节都需要进行大量的验证。现如今验证方法也越来越多，例如：逻辑仿真（功能验证），形式验证，原型验证。功能验证基于软件，验证成本较低，验证环境方便，但性能较差；形式验证为静态验证方式，但不可仿真DUT的一些动态行为。而开发者

程老师讲FPGA·2023-12-14 12:27

用于 ChatGPT 的 FPGA 加速大型语言模型

简介：大型语言模型近年来，大型语言模型（LLM）彻底改变了自然语言处理领域，使机器能够生成类似人类的文本并进行有意义的对话。这些模型，例如OpenAI的GPT，具有惊人的理解和生成语言的能力。它们可用于广泛的自然语言处理任务，包括文本生成、翻译、摘要、情感分析等。大型语言模型通常使用深度学习技术构建，特别是使用Transformer架构。Transformer是一种神经网络模型，擅长捕获序列中的长

FPGA技术联盟·2023-12-14 12:00

鸿蒙4.0开发笔记之ArkTS语法基础之条件渲染和循环渲染的使用（十五）

文章目录一、条件渲染（if）二、循环渲染（ForEach）一、条件渲染（if）1、定义正如其他语言中的if…else…语句，ArkTS提供了渲染控制的能力，条件渲染可根据应用的不同状态，使用if、else和elseif渲染对应状态下的UI内容。语法结构为：if(条件表达式/布尔值){...}else{...}2、使用规则（1）if、elseif后跟随的条件语句可以使用状态变量。（2）条件渲染语句在

鸿蒙Next·2023-12-06 20:53

FPGA-EEPROM读写记录

整篇文章会首先对AT24C64技术文档进行分析，其次分析AT24C64在FPGA上的引脚分配情况，最后逐步分析正点原子给出的Verilog代

Authony.·2023-12-06 18:22

酷雷曼连续两届荣任北京软协理事会会员单位

在北京软件和信息服务业协会“第九届理事会会员单位”期满、换届评选之际，同创蓝天公司凭借自身实力成功连任北软协第十届理事会会员单位。

酷雷曼VR全景·2023-12-06 17:43

制造业需要MES与ERP的整合

ERP和MES共同创建了一个集成的生态系统，提供了财务、采购、供应链管理、制造物流等的整体视图。结合这些信息可以提高

万界星空科技·2023-12-06 17:21

verilog语法tips

近来有感于技能不足了，所以继续学习FPGA、ASIC相关基础知识，分享一点微不足道的经验，也希望各位大佬多多指点蛤（软件工具：ISE）。

我喜欢唱跳rap打篮球·2023-12-06 15:35

世间最美的旅程，就是对内在自我的探索之旅

也许这就是这个场域的神奇力量，大家共同创造了这样一个安全的、开放的场域。在办这场活动前，我经历过期待，也经历过焦虑，最终在今天结束时，回到了平静和喜悦。

Serena教练·2023-12-06 14:39

K7系列FPGA多重启动(Multiboot)

Xilinx家的FPGA支持多重启动功能（Multiboot），即可以从多个bin文件中进行选择性加载，从而实现对系统的动态更新，或系统功能的动态调整。

今朝无言·2023-12-06 14:56

Quartus II 13.1入门使用方法

QuartusII是由AlteraCorporation（现为英特尔旗下的IntelProgrammableSolutionsGroup）发布的一款综合性的FPGA设计软件。

Tony小周·2023-12-06 14:26

[原创] FPGA级联之JTAG烧录

根据客户产品需求，需要评估并转换出设计方案，公司对于产品成本的敏感，一片大容量芯片是足够了，但是价格高，两片芯片价格叠加低于一片大容量FPGA芯片，自然双芯片处理就成为了首选。

佣兵之王@大青山·2023-12-06 14:55

FPGA串口接收解帧、并逐帧发送有效数据-2

FPGA串口接收解帧、并逐帧发送有效数据工程实现的功能：FPGA串口接收到串口调试助手发来的数据，将其数据解帧。

灵风_Brend·2023-12-06 14:25

【【FPGA 之 MicroBlaze XADC 实验】】

FPGA之MicroBlazeXADC实验VivadoIP核提供了XADC软核，XADC包含两个模数转换器（ADC），一个模拟多路复用器，片上温度和片上电压传感器等。

ZxsLoves·2023-12-06 12:12

【FPGA】Vivado开发流程（基于2018.3版本）

基本流程：①设计定义②设计输入③分析综合④功能仿真⑤布局布线⑥分析性能1.启动软件双击Vivado图标即可启动Vivado软件。2.创建工程①QuickStart组包含有CreateProject（创建工程）OpenProject（打开工程）OpenExampleProject（打开实例工程）。②Tasks组包含有ManageIP（管理IP）OpenHardwareManager（打开硬件管理器）

龙王山的眺望者·2023-12-06 09:34

一只五色沁玉臂镯

玉最奥秘的境界就是沁色，玉器入土千百年后，受地下温度、湿度、压力和各种化学物质的影响，产生了色彩和质地的变化，他物的浸染，形成的特殊颜色，是人和天地多重共同创造的奇葩。

六一斋·2023-12-06 08:56

九阳真经

关键意见领袖新邦抖大大公域流量：私域流量专注极致口碑快专注是资源分配策略，极致是创造口碑的手段(当然中间插入超出用户预期一环也不是不可以)，而口碑通过快（快在互联网中肯定还有其他解释，比如响应用户快等协同创造口碑

某懒人·2023-12-06 08:38

xilinx系列FPGA基于VIVADO的pin delay列表生成说明

目录1概述2示例平台3操作说明4注意事项xilinx系列FPGA基于VIVADO的pindelay列表生成说明1概述本文用于讲诉xilinx系列FPGA基于VIVADO的pindelay列表生成说明，以及一些注意事项

风中月隐·2023-12-06 08:44

推荐频道

紫光同创FPGA开发笔记