西南科技大学数字电子技术实验一（数字信号基本参数与逻辑门电路功能测试及FPGA 实现）FPGA部分
一、实验目的1、掌握基于Verilog语言的diamond工具设计全流程。2、熟悉、应用VerilogHDL描述数字电路。3、掌握VerilogHDL的组合和时序逻辑电路的设计方法。4、掌握“小脚丫”开发板的使用方法。二、实验原理与门逻辑表达式：Y=AB原理仿真图：2输入与非门逻辑表达式：Y=(A·B)'=(A')+(B')原理仿真图：4输入与非门逻辑表达式：Y=A’+B’+C’+D’原理仿真图：