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DDR
Altera
DDR
2 IP核学习总结1-----------SRAM，DRAM
SRAM，DRAM，SDRAM和
DDR
2这些芯片详解网上铺天盖地的各种资料都有，这里只是根据个人习惯做一下总结，方便记忆。
dixingzh2014
·
2020-08-15 22:30
SDSoc学习（三）：用户自定义开发板搭建平台
用户自定义开发板与SDSoc直接支持的开发板的区别在于，直接支持的开发板已经根据板子上的硬件完成了一系列重要配置（如时钟、
DDR
型号），所以在为用户开发板搭建平台时，只需要根据该开发板的硬件实际情况进行相应的配置即可
CLGo
·
2020-08-15 22:16
JESD79-5
DDR
5 设计标准
7月16日，JEDEC固态技术协会发布其下一个主流存储器标准
DDR
5SDRAM的最终规范，这将标志着计算机存储器开发的一个重要里程碑。
电子飓风eStorm
·
2020-08-15 22:54
电路设计
【原创】Xilinx：K7
DDR
3 IP核配置教程
【原创】Xilinx：K7
DDR
3IP核配置教程本文为明德扬原创文章，转载请注明出处！
MDYFPGA
·
2020-08-15 21:32
FPGA
fpga
教程 | SDRAM读写时序介绍（配时序图）
最近公司承接了一个车载视频拼接的项目，该项目使用到了LVDS高速接口和
DDR
3接口，摄像头采集的视频图像数据需要先存入
DDR
3中然后与通过LVDS传输的主机视频数据进行拼接输出，最终在屏幕上显示画中画的效果
MDYFPGA
·
2020-08-15 21:01
FPGA
第四篇：vivado mig IP的仿真
FPGA开源工作室将通过五篇文章来给大家讲解xilinxFPGA使用migIP对
DDR
3的读写控制，旨在让大家更快的学习和应用
DDR
3。
Lynrxl
·
2020-08-15 21:29
DDR3
比脑力更强大的
DDR
SDRAM控制器
SDRAM从发展至今历经了五代，分别是：第一代SDRSDRAM，第二代DDRSDRAM，第三代
DDR
2SDRAM，第四代
DDR
3SDRAM，第五代
DDR
4SDRAM,SDRAM有一个同步接口，在响应控制输入前会等待一个时钟信号
EVERSPIN
·
2020-08-15 21:04
FPGA学习之DDS
DDR
就是循环读取ROM里的数据。（2）假设系统时钟为50MHZ，每个时钟地址+1，则获得频率fout=50Mhz256=195.3khz \fout=\frac
weixin_38248082
·
2020-08-15 21:35
DDR
3详解
这部分的讲述运用
DDR
3的简化时序图。
DDR
3的内部是一个存储阵列，将数据“填”进去，你可以它想象成一张表格。和表格的检索原理一样，先指定一个行（Row），再指
big_magee
·
2020-08-15 20:05
学习
基于FPGA的
DDR
内存条的控制研究与设计
1内存条的工作原理
DDR
内存条是由多颗粒的DDRSDKAM芯片互连组成，DDRSDRAM是双数据率同步动态随机存储器的缩写。
TM1695648164
·
2020-08-15 20:40
FPGA/CPLD可编程逻辑
基于FPGA的SDRAM控制器设计（一）----------SDRAM初始化
这里引荐博文
DDR
3详解这里是我买黑金板子里带的资料SDR
ty_xiumud
·
2020-08-15 20:09
FPGA逻辑篇
Linux内核驱动之
DDR
3
1相关原理
DDR
3内部相当于存储表格，和表格的检索相似，需要先指定行地址(row),再指定列地址(column),这样就可以准确的找到需要的单元格。
Eric_Xi_BJ
·
2020-08-15 17:39
Linux
内核
DMA测试（Direct Register Mode）（PS + PL）
（文末会给出测试代码的下载链接）
DDR
控制器、AXIDMA控制器以及PS之间的互连关系如下图所示。
DDR
控制器已经包含在PS中，而AXIDMA和数据FIFO是需要我们自己在PL中实现的。
weiweiliulu
·
2020-08-15 16:11
zynq
xilinx
FPGA
Vivado创建带AXI slave接口的IP—PS控制PL侧的LED
目录1.1创建AXIslaveIP1.2修改AXIslaveIP的2个文件1.3重新封装IP1.4新建BD添加IP（PScoreIP+AXIslaveIP）1.5修改PScoreIP1.5.1引出
DDR
weiweiliulu
·
2020-08-15 16:08
FPGA
zynq
启动挂掉
NUC970IBR20151008.1735NoKeyBootfromUSB=======================================RunfirmwarecodeCPU:300MHz,
DDR
大海之狂
·
2020-08-15 14:29
嵌入式开发
kernel
我的电脑为什么加了内存条以后总是重起或花屏
如果是双通道的话，你试试先别组双通道行不行我就知道同样大小内存一个比两个好如一个512的比两个256的系统稳定你的内存不间容，换一样的典型的内存不兼容显现,建议换匹配的型号和频率.楼主是不是使用
DDR
内存
cuicaishou6222
·
2020-08-15 13:21
Mellanox Infiniband 架构设计快速实战指南 - B
在Wikipedia中，Infiniband历史上全部的类型包括SDR：2001/2003年
DDR
：
ShawnTheCoder
·
2020-08-15 13:13
HPC
zedboard如何从PL端控制
DDR
读写(六)
zedboard如何从PL端控制
DDR
读写(六)上一节说到了
DDR
寻址的问题，如下图：从官方文档上我们看到了
DDR
的地址是从0008_0000开始的，那么我们开始修改Xilinx给我们提供的IP核代码。
weixin_33948416
·
2020-08-15 11:19
AD10 PCB等长布线----蛇形布线
2、where（1）内存走线、
DDR
类、数据、地址、控制、时钟、USB等；要求高的视频、音频信号。
微粒world
·
2020-08-15 11:58
PCB布线
DDR
3 关键时间参数
1、传输速率比如1066MT/S、1600MT/S、1866MT/S等，这个是首要考虑的，因为这个决定了
DDR
3内存的最高传输速率。
monkea123
·
2020-08-15 11:55
嵌入式
基于pynq-2开发板使用vivado hls新建（CNN）SOC系统识别手写体
#一、按照流程建立SOC系统：##1、自动添加zynq的arm模块（按图一操作）##2、点击RunBlockAutomation，工具自动生成
DDR
接口，连线，再点击validatedesign##3、
Davemissyou
·
2020-08-15 10:22
嵌入式开发
FPGA
DDR
4相比
DDR
3的变更点
DDR
4相比
DDR
3的相关变更点相比
DDR
3，
DDR
4存在诸多变更点，其中与硬件设计直接相关的变更点主要有：增加Vpp电源；VREFDQ删除；CMD、ADD、CTRL命令的端接变更为POD模式；
剑侠蜀山
·
2020-08-15 07:20
存储器
DDR4
xloader概念
是在系统上电之后，执行完ROM中的frimware(它是一种固化在集成电路内部的源程序代码)后最先开始执行的用户程序，它的体积很小，执行的功能也很简单，主要是对系统时钟以及外部SDRAM(片外ram(
ddr
qq_26620783
·
2020-08-15 07:53
uboot
嵌入式Linux引导过程之1.6——Xloader的Xloader_Entry
我们已经看完了XLOADER_ENTRY里调用的前两个标号的代码，分别是sys_init和
ddr
_init。
毛毛虫的爹
·
2020-08-15 07:11
DM365/DM355/DM6467上使用的YUV颜色空间说明
下图是DM6467的视频接口处理前端由上图可以看出，模拟视频数据经过解码器处理后输出符合标准(BT656/BT1120)的YCbCr数据，处理器通过VPIF接收数据，并存放于
DDR
内。
奔跑吧小考拉
·
2020-08-14 13:46
图像处理
Oracle SOA Suite环境搭建详解（基于版本11.1.1.6.0）
本机硬件环境如下：OS–Windows7旗舰版64位SP1RAM–8G（
DDR
3）CPU–IntelCorei3–
[email protected]
双核首先需要到SOASuite的官网下载（http://www.oracle.com
yiyiboy2010
·
2020-08-14 12:24
ADF
SOA
soa
adf
bpm
Oracle SOA Suite环境筹建详解（基于版本11.1.1.6.0）
本机硬件环境如下：OS–Windows7旗舰版64位SP1RAM–8G（
DDR
3）CPU–IntelCorei3–
[email protected]
双核首先需要到SOASui
瓜瓜东西
·
2020-08-14 10:21
2017.1.9_U-boot的常用命令
movi是一个命令族，在操作的时候要注意操作的是inand还是
DDR
。
我夏了夏天
·
2020-08-14 03:23
嵌入式Linux技术分享
Tiny210(S5PV210) U-BOOT(七)----SDRAM工作时序与原理
DDR
出身自SDRAM，严格的说应该叫DDRSDRAM，DDRSDRAM是DoubleDataRateSDRAM的缩写，是双倍速率同步动态随机存储器的意思，所以，有很大一部分，两者是一样的，理解SDRAM
mutemob
·
2020-08-14 03:02
u-boot
SPI 速度优化，提升
DDR
频率+CPU频率
MTKSPI速度优化，提升
DDR
频率+CPU频率是指VCOREddr的改动.一、Kernel的接口拉CPU频率，可以使用接口：/kernel-4.4/drivers/misc/mediatek/include
junwua
·
2020-08-14 03:53
timescale的理解
以前接触PHY,
DDR
这些design里面基本都会有自己的timescale，
IC小白_calvin
·
2020-08-14 03:16
UVM
&
SV
note
TI AM335X几款开发板推荐
最近，米尔科技在插针式核心板的基础上，又推出了邮票孔和金手指两种核心板，及其配套的底板，成为AM335X完整的解决方案，三块核心板：图1AM335X三款核心板3款开发板提供灵活的存储配置，
DDR
3内存可选
hxh360
·
2020-08-14 02:24
ARM嵌入式
嵌入式-迅为开发板丨i.MX6开发板的
DDR
参数设置
首先，它可以用来对校准
DDR
3，以便于MMDCPHYdelaysettings和PCB配对，来达到最佳的DRAM新能。整个过程是全自动的，因此客户可以在较短的时间内让他们的
DDR
3工作起来。
chishima4025
·
2020-08-14 02:37
体验更低功耗的开源硬件平台-迅为4412开发板
尺寸60mm*70mm高度连同连接器在内0.26cmCPUExynos4412，四核Cortex-A9，主频为1.4GHz-1.6GHz内存1GB双通道
DDR
3(2GB可选)存储4GBEMMC(16GB
Chihiro_S
·
2020-08-14 01:41
4412开发板
FPGA笔试14
1，如果线网类型变量说明后未赋值，起缺省值是高阻态Z2，某设计中使用了
DDR
3-1066，数据位宽32bit，FPGA工程中实现的
DDR
3controller时钟为800MHz,应用端时钟为200MHz
NUC606
·
2020-08-14 01:34
Java 使用多线程对超大数列进行累加计算
实验设备：
[email protected]
(10cores,Hyper-threadingoff)X2,
DDR
31600MHZ128GB,SSD512GB.实验结果：如下所示：线程数所用时间143,710ms
郝伟老师（安徽理工大学）
·
2020-08-13 22:34
性能测试
并行计算
Java程序设计
浅谈电路设计中应用
DDR
3处理缓存问题
DDR
系列SDRAM存储芯片的高速率、高集成度和低成本使其理所当然成为存储芯片中的一霸。在PC和消费电子领域自是如此，它被称为“主存”。
碧_XIA
·
2020-08-13 16:26
DDR
DDR
布线要求及拓扑结构分析
在
DDR
的PCB设计中，一般需要考虑等长和拓扑结构。等长比较好处理，给出一定的等长精度通常是PCB设计师是能够完成的。
碧_XIA
·
2020-08-13 16:26
高速硬件
Oracle SOA Suite环境搭建详解(转载)
本机硬件环境如下：OS–Windows7旗舰版64位SP1RAM–8G（
DDR
3）CPU–IntelCorei3–
[email protected]
双核首先需要到SOASuite的官网下载（http://www.oracle.com
kewenxiangfu
·
2020-08-13 15:30
ACPI电源状态/CPU工作状态
例如这样一台为游戏玩家配备的电脑：四核心处理器、两块nVidiaGeFore8800Ultra、4条
DDR
2内存、几块硬盘，你估计功耗会是多少？就算什么也不干，功耗也下不了200W！
Mcdull28
·
2020-08-13 15:31
BIOS
Uboot 2015 代码解析4 crt0.S
简介从start.S跳转到crt0.S的_main函数crt0.S主要做了1.重新设置sp堆栈2.GD区域清零3.跳转到board_init_f();//gd初始化/
ddr
初始化/搬运4.将镜像从硬件介质
JOJO___
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2020-08-13 12:49
Uboot
xilinx
ddr
3 MIG ip核使用详解
1，
DDR
3基本内容介绍1.1，
DDR
3简介
DDR
3全称double-data-rate3synchronousdynamicRAM，即第三代双倍速率同步动态随机存储器。
admiraion123
·
2020-08-12 22:20
Memory
Interface
DirectX9 示例：绘制正方体
////////////////File:cube.cpp////Author:FrankLuna(C)AllRightsReserved////System:AMDAthlon1800+XP,512
DDR
梦幻DUO
·
2020-08-12 15:45
Zenq系列FPGA双核ARM裸机异步程序实现
一.两个处理器之间的关系Zenq系列的两个ARM处理器核心可以分别工作，其公用资源有cache、
DDR
、所有外设、OCM存储器等。
dingzhongyi7290
·
2020-08-12 11:01
kernel中如何读取内存的大小和地址
目录目录内存信息的传递方式什么是
DDR
内存信息的传递代码阅览文件列表代码块本文中所有的描述都是基于高通平台,并且涉及的所有的操作都是在手机上完成内存信息的传递方式什么是
DDR
本文并不对
DDR
具体的物理特性做详细解读
cookie2004
·
2020-08-12 11:09
老黑看内核
高通Android display架构分析
MDP内部的MDPDMA负责数据从
DDR
到MDDIHost的传输（可以完成RGB之间的转换，如RGB565转成RGB666，这个转换工能载目前的cod
Lidong_Zhou
·
2020-08-12 10:01
Android驱动
lcd
android
buffer
layer
linux
数据结构
struct
DDR
SDRAM内存发展历程
SDRAM在一个时钟周期内只传输一次数据，它是在时钟上升期进行数据传输；而
DDR
则是一个时钟周期内可传输两次数据，也就是在时钟的上升期和下降期各传输一次数据。
英尚微电子
·
2020-08-11 18:34
芯片
存储服务器
内存
比脑力更强大的
DDR
SDRAM控制器
SDRAM从发展至今历经了五代，分别是：第一代SDRSDRAM，第二代DDRSDRAM，第三代
DDR
2SDRAM，第四代
DDR
3SDRAM，第五代
DDR
4SDRAM,SDRAM有一个同步接口，在响应控制输入前会等待一个时钟信号
英尚微电子
·
2020-08-11 18:26
芯片
闪存
内存
存储技术
电脑硬件知识之菜鸟必看的主板接口知识大全[图文]
其他如内存也从
DDR
升级到最新的
DDR
3，CPU供电接口也从4PIN扩展到8P
行进中sun
·
2020-08-11 15:02
杂文
硬件知识
STM8 寄存器点亮LED
但繁琐//使用寄存器方式控制最小系统板上PB5引脚LED灯闪烁#include"IOSTM8S103F3.h"/*intmain(void){unsignedinti;//PB5：00100000PB_
DDR
宇智波 · 赵四
·
2020-08-11 14:58
单片机
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