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DDR
个人配置电脑清单 (windows+黑苹果)
自配第一套,3A游戏入门套AMD锐龙R53500X盒装+微星B450迫击炮Max主板套装1218元酷兽
DDR
48G3200MHz内存条2条301元耕升1660super6g炫光1487元爱国者极光风扇4
aaaak_
·
2020-08-23 07:14
杂记
蚂蚁S9矿卡
ddr
型号确认方法
我的蚂蚁矿卡的
ddr
3是MT41K128M16JT-125:我们随便找一个Micron的
DDR
3或者SPINANDFLASH，会发现丝印不是具体型号，真他妈奇怪！！！！！
Taurus_ZSZ
·
2020-08-23 06:36
笔记
DSP6678
DDR
配制方法
做MCU及其他DSP的设计时，可能大家觉得时钟的设计其实是很简单的。没错，比如现在很热门的ARM系列的MCU，设计时没人单独提出来过什么时钟设计。为什么在提到TMS320C6678的时候要特别的提出时钟设计呢？说实话，要想用好C6678，尤其是在多任务图像通信的场合，还真的得仔细研究其时钟系统。在这里，我将按照我个人在工作中的理解来写C6678的时钟系统。所以看起来会工程味道重一些，没有学术的味道
kunkliu
·
2020-08-23 06:49
TMS320C6678
贫穷程序员组装台式主机，3k-6k元预算必看（不是广告！！！分享而已！！！）
电源：鑫谷400W1393、主板CPU套装：AMD3500X+B45012994、显卡：AMD5804G4595、固态硬盘：惠普M.2120G2596、机械硬盘：希捷1T5400转2897、内存条：宏想
DDR
42666MHz8G
斗师
·
2020-08-23 04:55
DDR
原理详解
单位区分1Gbit=1024Mbit=1024*1024*1024bit1Byte=8bit内存寻址芯片的基本原理如：
DDR
3的内部是一个存储阵列，将数据“填”进去，你可以它想象成一张表格。
wyh135792
·
2020-08-22 23:12
路由器
LPDDR4的训练(training)和校准(calibration)--Write Leveling(写入均衡)
WriteLeveling是从
DDR
3开始引入的概念，为了解决DQS和CLK的edgealignment的问题。 因为从
DDR
3开始采用了新的拓扑结构：fly-by。
wonder_coole
·
2020-08-22 23:57
电子电路知识
IC
前端设计
SOC
DDR
学习（1）基础知识
一：存储器1：存储器分类2：RAM（randomaccessmemory随机存取存储器）随机存取，易失性，高访问速度，对静电敏感；随机是指数据不是线性依次存储，而是自由指定地址进行数据读写。RAM与ROM最大的区别是，RAM在断电以后保存在上面的数据会自动消失，而ROM不会。3：SRAM（静态RAM）不要刷新，只要不掉电，数据可以一直保存，存取速度快，但结构复杂，价格昂贵，CPU的缓存用的就是SR
weixin_30593261
·
2020-08-22 23:07
黑苹果10.6.4安装完成
Aspire5570笔记本电脑处理器英特尔
[email protected]
双核主板宏碁Prespa1(英特尔945GM/GT/GU/PM/GMS/940GML/943GML-ICH7M/U笔记本芯片组)内存2GB(海力士
DDR
2667MHz
wangyongcs
·
2020-08-22 23:12
黑苹果安装
MT8167芯片资料大全，MT8167A和MT8167B技术资料分析
MT8167A可与NAND闪存，LPDDR2，LPDDR3，
DDR
3，
DDR
3L和
DDR
公交怪客
·
2020-08-22 23:00
MTK
嵌入式
物联网
Qualcomm Android display架构分析（一）
MDP内部的MDPDMA负责数据从
DDR
到MDDIHost的传输（可以完成RGB之间的转换，如RGB565转成RGB666，这个转换工能载目前的code中没有使用）。
lalalalala
·
2020-08-22 22:08
有关
DDR
MEMORY 的prefetch
DDR
1采用2nprefetch，
DDR
2采用4nprefetch，
DDR
3采用8nprefetch。所谓的n指的是chip对外的I/Owidth。
jackle_zheng
·
2020-08-22 21:44
DDR
专题
DDR
4 Bank Groups in Embedded Applications
https://www.synopsys.com/designware-ip/technical-bulletin/
ddr
4-bank-groups.htmlByGrahamAllanDDR4representsthemostcomplexDRAMtransitionsinceasynchronousDRAMsmadewayfortheoriginalSDRAMbackinthe1990s.SoC
hbcbgcx
·
2020-08-22 21:06
memory
Altera
DDR
3 IP核配置及仿真
DDR
作为常用IP，一般用于数据缓存，平滑带宽。本文以AlteraDDR3IP核为例，讲述其IP核配置、仿真及需要注意的时序要求，欢迎各位探讨、研究、拍砖。
romme426
·
2020-08-22 21:51
FPGA
DDR
3及
DDR
4的传输带宽
DDR
3传输带宽-
DDR
31066：8.5GB/sDDR31333：10.6GB/sDDR31600：12.8GMB/sDDR31866：14.9GMB/sDDR4传输带宽-
DDR
42133：17GB/
老雷blog
·
2020-08-22 21:49
视音频技术
MySQL查询数据时，为排行自定义序号
`name`,
ddr
.recordnumfromdt_data_recordddrjoindt_sitesiteonddr.siteid=site.uuid,(select@i:=0)asit注意的是要开始为
除不掉的灰色
·
2020-08-22 21:06
Mysql
DDR
2基础知识
1、
DDR
简介TheDDRandDDR2SDRAMHigh-PerformanceControllerMegaCorefunctionsandALTMEMPHYmegafunctionofferfull-rateorhalf-rateDDRandDDR2SDRAMinterfaces.TheDDRandDDR2SDRAMHigh-PerformanceControllerMegaCorefunct
angu6682
·
2020-08-22 21:15
DDR
基础知识之TDQS理解
DDR
基础知识1）TDQS概述：我们能在任何一个内存条的datasheet上看到TDQS/TDQS#的描述：Redundantdatastrobe(x8devicesonly):TDQSisenabled
cajeptw
·
2020-08-22 20:35
DDR
DDR
Efficiency
Overall,theDDRcontrollerwasdesignedtohaveamaximumefficiencyofapproximately75%.
cajeptw
·
2020-08-22 20:35
DDR
PL和Memory总线AXI、
DDR
、OCM理论带宽
Table22-2andTable22-3provideabasicintroductionofrelativeperformancecapabilitiesbetweenvariousprogrammableinterfaces,DMA,andmemorycontrollers.Thebandwidtharecalculatedastheinterfacewidthmultipliedbyaty
cajeptw
·
2020-08-22 20:35
Bandwidth
R+W
BW
SSD的两种技术简介
1、独立于存储系统的固态硬盘（SSD）独立于存储系统的闪存盘，实际上就是将
DDR
内存条堆在一起，不间断供电实现。主要的产品就是韩国JetSpeed公司的一系列产品。一块闪存盘：多
cuihuai1420
·
2020-08-22 16:34
基于MRAM和NVMe的未来云存储解决方案
首先STT-MRAM作为异常掉电数据缓存的介质有以下几大优势：1.非易失性存储器芯片，比传统的SRAM或者DRAM在数据保持方面更强；2.芯片容量较大，单颗芯片容量高达1Gb；3.采用
DDR
4接口，带宽可以到
英尚微电子
·
2020-08-22 16:28
存储技术
芯片
闪存
云存储
基于MRAM和NVMe的未来云存储解决方案
首先STT-MRAM作为异常掉电数据缓存的介质有以下几大优势：1.非易失性存储器芯片，比传统的SRAM或者DRAM在数据保持方面更强；2.芯片容量较大，单颗芯片容量高达1Gb；3.采用
DDR
4接口，带宽可以到
英尚微电子
·
2020-08-22 16:27
存储技术
芯片
闪存
云存储
适用于Xilinx Virtex-7 FPGA开发板的32位
DDR
4 SDRAM
XilinxVirtex®-7FPGA系列突破了以前的物理极限。超高端带宽和容量的结合可提高系统性能，以满足最复杂的系统要求。毫不妥协的性能是可编程平台的基础，其多功能性可在当今竞争激烈的市场中最大程度地实现差异化。Virtex-7FPGA拥有多达96个高级串行收发器，使设计人员能够将突破性的带宽构建到下一代通信解决方案中。Virtex-7FPGA可提供多达200万个逻辑单元和超过5TMACSDS
英尚微电子
·
2020-08-22 15:29
芯片
fpga
闪存
存储技术
使用tensorflow训练自己的数据集（三）——定义反向传播过程
ps.没有GPU加速训练过程无比慢（五代i7，A卡，
DDR
38G内存）importtensorflowastfimportforwardimportosim
AlexTransformer
·
2020-08-22 13:21
学习笔记
VIVADO IDDR与ODDR原语的使用
的简述RGMII时序简述千兆网输入与输出模块的设计测试模块的设计仿真测试结果总结项目简述在数据的传输过程中，我们经常可以碰见双沿传输数据到FPGA，或者FPGA传输双沿数据给外部芯片，最常见的例子就是
DDR
朽月
·
2020-08-22 11:43
FPGA
FPGA 加速卡
该FPGA加速板卡基于Xilinx的高性能KintexUltraScaleFPGA设计，挂载4组
DDR
4RDIMM缓存单元，每组最大支持32GB容量，72bit（包含ECC，8bit），可实现进行复杂逻辑与算法时的数据缓存
weixin_43515880
·
2020-08-22 11:17
PCIE
xilinx spartan-3a iddr2 oddr2
-andClockEnable.3--Spartan-3A4--XilinxHDLLanguageTemplate,version14.156IDDR2_inst:IDDR27genericmap(8
DDR
_ALIGNMENT
weixin_34357436
·
2020-08-22 11:20
FPGA-Xilinx原语调用之ODDR
ODDR：DedicatedDualDataRate（
DDR
）OutputRegister通过ODDR把两路单端的数据合并到一路上输出，上下沿同时输出数据，上沿输出a路下沿输出b路；如果两路输入信号一路恒定为
weixin_30882895
·
2020-08-22 10:35
通过JTAG对比内核启动后text/rodata段内容
所谓的异常就是从
DDR
中读出的数据能否和vmlinux对上。1.准备vmlinux数据原始的vmlinux文件，需要strip：stripvmlinux-ovmlinux_stripped
weixin_30764883
·
2020-08-22 10:31
Qualcomm MTK平台
ddr
driver hal比较
Qualcomm、MTK平台DDRdriver主要做ddrcontroller初始化以及不同ddrmemorytiming设定、ddrblockinfor的配置等，所以真正需要客户做的工作主要是后者（ddrmemorytiming设定、ddrblockinfor的配置）。为了更好地使OEM客户能够更方便地完成特定ddrmemorydriver工作，两个平台都尽量方便oemengineer，都使用脚
9527号缘
·
2020-08-22 10:54
QDR SRAM接口FPGA 详细Verilog代码
QDRSRAM介绍QDR具有独立的读、写数据通路，均使用
DDR
，在每个时钟周期内会传输四个总线宽度的数据（两个读和两个写），这就是QDR四倍数据速率的由来。
kuangxin_0
·
2020-08-22 10:02
FPGA
xilinx select io IDDR 说明
/output•3-stateoutputcontrol•Registeredinput/output•Registered3-stateoutputcontrol•Double-Data-Rate(
DDR
zzyaoguai
·
2020-08-22 10:34
FPGA编程
【FPGA】ODDR使用研究记录
先看看ODDR的原语介绍：ODDR是一个原理，全名叫：DedicatedDualDataRate(
DDR
)OutputRegister，即专用双倍数据速率输出寄存器。其有6个输入端口
李锐博恩
·
2020-08-22 10:50
Verilog/FPGA
实用总结区
IDELAYE2 & IDDR 原语 ISE 平台到 vivado移植
1.IDDRIDDR#(.
DDR
_CLK_EDGE("OPPOSITE_EDGE"),//"OPPOSITE_EDGE","SAME_EDGE"//or"SAME_EDGE_PIPELINED".INIT_Q1
碰碰跳跳
·
2020-08-22 10:30
xilinx
EDA
器件
ODDR2
4.ODDR2模块如下：ODDR2#(.
DDR
_ALIGNMENT("NONE"),//Setsoutputalignmentto"NONE","C0"or"C1".INIT(1'b
lizzie912
·
2020-08-22 10:32
fpga
xilinx IDDR原语时序图
OPPOSITE_EDGEMode传统的输入
DDR
解决方案或OPPOSITE_EDGE模式是通过ILOGIC模块中的单个输入实现的。
u011600372
·
2020-08-22 09:26
xilinx
深入理解FPGA加速原理——不是随便写个C代码去HLS一下就能加速的
不过我扫了一眼他的代码，再加上他的介绍，我看出来他的代码是干了下面这样一件事情：他的FPGA的
DDR
里存了一副较宽的图像，这副图像是三张图片拼接起来从HDMI接口传进来存到
DDR
里的。
qq_32010099
·
2020-08-22 09:15
人工智能
IDDR和ODDR使用
IDDR和ODDR原语是针对7系列芯片使用，spand可以使用IDDR2和ODDR2IDDR三种模式OPPOSITE_EDGEMode传统的输入
DDR
解决方案或OPPOSITE_EDGE模式是通过ILOGIC
树桥上多情的kevin
·
2020-08-22 09:55
FPGA
新买SSD安装win10系统并格式化原有hdd
近日来帮一位巴铁兄弟去配置他的dell,以前也没有过硬件方面的经验,在卖配件的商家里又当翻译又查价格的.最后选了kinston(金士顿)的ssd240gM.2接口和
ddr
48g.选完配件装完后,就开心带回家装系统格式化原有的机械硬盘
李耕_嘿嘿嘿黑龙江哈哈哈哈尔滨
·
2020-08-22 00:36
Java MVC框架性能比较(转)
测试环境：CPU：酷睿2T5750，内存：
DDR
2-6672G，Web容器：Tom
iteye_13700
·
2020-08-21 14:53
Hi3519v101烧写uboot、uImage、rootfs文件到emmc
1、准备好需要烧录的文件u-boot-hi3519v101.binuboot需根据
ddr
的配置生产reg_info，重新编译uImage没做啥修改，重新编译一遍，估计也能用现成的，Hi3519V101_
zfenggo
·
2020-08-21 11:54
中断处理--串口中断
本例实现通过中断来使用串口，流程：在程序中调用printf，它把数据放在
DDR
内存中的一个buffer中；使用6410的FIFO中断，当FIFO中的数据少于64位的时候(就是还没满)，产生一个中断信号给
ymangu
·
2020-08-21 11:27
arm
裸板
驱动
嵌入式 视频处理前端
.3）支持BT656，YCBCR422（8BIT，16BIT，WITHHS，VS），及14BITRAWDATAFROMCCD/CMOS4)可编程14BIT到8BIT输出5）可通过外部写能动信号EN控制向
DDR
skdkjzz
·
2020-08-21 10:27
嵌入式
LCD1602常用命令
默认情况下，显示屏上第一行的内容对应DDRAM中80H到8FH的内容，第二行的内容对应
DDR
xiaoyangger
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2020-08-21 07:21
电子电工技术（硬件）
存储
c
Linux之ARM（MX6U）裸机C语言LED驱动实验--驱动编写,编译
语言运行环境设置处理器进入SVC模式2.设置SP指针3.跳转到C语言4.汇编实现2.C语言部分实验程序编写3.编译1.编写Makefile4.烧写到SD卡并验证简介在开始部分用汇编来初始化一下C语言环境，比如初始化
DDR
一只青木呀
·
2020-08-21 06:53
IMX6ULL
关于stm32的QUAD SPI工作模式
每三大类模式都拥有：信号接口读写保护模式，它又可分为单SPI、双SPI、四SPI、SDR、
DDR
、双闪存。共6总。1.1间接模式：这种模式是通过写入QUADSPI寄存器直接开始。
Luki401
·
2020-08-21 06:10
MYIR-ZYNQ7000系列-zturn教程(23)：DMA回环测试
开发板环境：vivado2017.4，开发板型号xc7z020clg400-1，这个工程主要使用DMA进行回环测试先将
DDR
内写入数据，然后DMA通过MM2S将数据从
DDR
读出并写入到fifo中，再通过
虚无缥缈vs威武
·
2020-08-21 05:58
ZYNQ7000
P2020地址分类及关联
在e500内部完成了实地址（realaddress）的转换，36-bit的实地址经过LAW寄存器，分配给外围控制器：
DDR
,ELBC,PCIE等，这些控制器连接SDRAM,FLASH和PCI-E设备。
小虫_Pal
·
2020-08-21 05:58
PowerpC
P2020
ZedBoard--（5）嵌入式Linux下的DMA测试（Direct Register Mode）（PS + PL）
（文末会给出测试代码的下载链接）
DDR
控制器、AXIDMA控制器以及PS之间的互连关系如下图所示。
DDR
控制器已经包含在PS中，而AXIDMA和数据FIFO是需要我们自己在PL中实现的。
CSE_XYing
·
2020-08-21 04:00
ZedBoard
嵌入式
Vivado
DDR
SDRAM内存发展历程
SDRAM在一个时钟周期内只传输一次数据，它是在时钟上升期进行数据传输；而
DDR
则是一个时钟周期内可传输两次数据，也就是在时钟的上升期和下降期各传输一次数据。
英尚微电子
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2020-08-21 03:09
芯片
存储服务器
内存
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