FPGA;Verilog

FPGA小白到项目实战：Verilog+Vivado全流程通关指南（附光学类岗位技能映射）

FPGA小白到项目实战：Verilog+Vivado全流程通关指南（附光学类岗位技能映射）引言：为什么这个FPGA入门路线能帮你快速上岗？

阿牛的药铺·2025-07-12 18:06

PyTorch & TensorFlow速成复习：从基础语法到模型部署实战（附FPGA移植衔接）

PyTorch&TensorFlow速成复习：从基础语法到模型部署实战（附FPGA移植衔接）引言：为什么算法移植工程师必须掌握框架基础？

阿牛的药铺·2025-07-12 18:06

FPGA 设计中的 “Create HDL Wrapper“ 和 “Generating Output Products“ 的区别

CreateHDLWrapper(创建HDL包装器)目的：为顶层设计模块（通常是BlockDesign/IPIntegrator设计）创建一个HDL包装文件功能：将图形化/框图设计的BlockDesign转换为可综合的HDL代码（Verilog

行者..................·2025-07-12 13:02

STM32与FPGA用FMC进行通讯

stm32正常按读写SDRAM进行配置，FPGA进行信号采集。

weixin_43554366·2025-07-12 03:48

Xilinx Vivado开发环境快速导出hdf文件（bat批处理）

XilinxFPGA使用Vivado开发环境创建MicroBlaze软核或ZYNQPS侧SDK逻辑工程时，需要FPGA侧搭建的硬件平台文件，即hdf文件，常规方式是编译完成生成bit流文件后，通过File

·2025-07-12 02:13

Xilinx系FPGA学习笔记（三）Vivado的仿真及ILA使用

系列文章目录文章目录系列文章目录前言仿真验证（类似modelsim）ILA在线调试工具添加ILAILA的例化ILA的使用前言接着学习vivado的使用方法仿真验证（类似modelsim）首先类似添加.v文件的方法，在File-AddSource中选择Addorcreatesimulationsources或者直接在Sources里面选就行然后就编写testbench，类似之前介绍的modelsim

贾saisai·2025-07-11 22:46

FPGA 47 ，MIG 内存接口生成器深度解析（ FPGA 中的 MIG 技术）

目录前言一、基础理论1.1MIG介绍1.2结构框架1.2.1主要模块①用户接口层（UserInterfaceLayer）②控制逻辑层（ControLogicLayer）③校准逻辑（CalibrationLogic）④初始化与时序控制（Initialization&TimingControl）⑤物理层接口（PHY–PhysicalLayer）⑥IO引脚驱动（引脚分配与IO配置：Pinout&IOSt

北城笑笑·2025-07-10 10:49

SystemVerilog LRM 学习笔记 -- clocking块

1clocking...endclocking块clocking块是SV新feature，主要是为了更好解决testbench和DUT之间的timing和同步建模的问题，可以使user基于clockcycle在更高的抽象层次上写testbench(如“##3”，表示三个clock)。clocking只能在module/interface/checker/program中声明，不能在function

·2025-07-10 06:21

基于FPGA的数字密码锁

基于FPGA的数字密码锁顶层文件modulelock(inputclk,//时钟inputrst_n,//复位input[3:0]number_in,//输入inputkey_open1,inputkey_lock1

阿智605·2025-07-10 06:51

基于FPGA的设计：简易电子密码锁嵌入式实现

简介：本文介绍了如何使用FPGA（现场可编程逻辑门阵列）来设计和实现一款简易的电子密码锁。电子密码锁是一种常见的安全访问控制系统，通过输入正确的密码来解锁。

程序员杨弋·2025-07-10 06:51

多通路fpga 通信_FMC与FPGA双口ram通讯

硬件环境：ARM+FPGA通过FMC互联，STM32F767和EP4CE15F23I7FMC设置,STM的系统时钟HCLK为216MHz1/*FMCinitializationfunction*/2voidMX_FMC_Init

weixin_39796752·2025-07-10 06:50

system Verilog：clocking中定义信号为input和output的区别

在SystemVerilog中，clocking块用于定义时钟块，这通常用于描述时钟边缘和同步的输入/输出行为，特别是在测试平台和硬件接口描述中。

加载-ing·2025-07-10 06:19

[硬件接口]HDMI和DP 区别

DisplayPort和HDMI在FPGA应用场景的实现使用与区别概述DisplayPort（DP）和HDMI是两种主流的数字音视频接口，广泛应用于视频传输场景。

·2025-07-10 06:49

[FPGA工具]FPGA 文件格式转换工具

SZFPGA文件格式转换工具概述SZFPGA文件格式转换工具（版本V1.0.0）是一款专为FPGA文件格式转换设计的工具，旨在帮助用户将基于Vivado的FPGA文档格式转换为适用于XilinxVivado

S＆Z3463·2025-07-10 06:49

[FPGA AXI IP] AXI Crossbar

它通过交叉开关（Crossbar）架构实现高效的数据路由，支持多主多从的点对点连接，广泛应用于FPGA和SoC系统设计，特别是在需要复杂AXI总线互联

·2025-07-10 06:18

[AXI] AXI Interconnect

它通过模块化架构实现高效的数据路由、协议转换、数据宽度转换和时钟域转换，广泛应用于FPGA和SoC系统设计，特别是在需要复杂AXI总线互联的场景，如多核处理器系统、视频处理、网络通信和硬件加速器

·2025-07-10 06:18

[FPGA Video IP] Video Processing Subsystem

XilinxVideoProcessingSubsystemIP(PG231)详细介绍概述XilinxLogiCORE™IPVideoProcessingSubsystem(VPSS)（PG231）是一个高度可配置的视频处理模块，设计用于在单一IP核中集成多种视频处理功能，包括缩放（Scaling）、去隔行（Deinterlacing）、颜色空间转换（ColorSpaceConversion,CS

S＆Z3463·2025-07-10 06:48

基于FPGA的二维FFT实现

基于FPGA的二维FFT实现【下载地址】基于FPGA的二维FFT实现本项目提供了一种基于FPGA的高效二维FFT实现方案，专为数字信号处理和图像处理领域设计。

廉连曼·2025-07-10 05:47

FPGA电子系统设计项目实战VHDL语言第2版王振红：深入掌握FPGA设计

FPGA电子系统设计项目实战VHDL语言第2版王振红：深入掌握FPGA设计【下载地址】FPGA电子系统设计项目实战VHDL语言第2版王振红这是一本专注于FPGA电子系统设计的实战指南，适合初学者和进阶开发者

姜奇惟Sparkling·2025-07-10 05:47

基于FPGA的Verilog电子密码锁设计资源文件：为安全而生，智控锁码

基于FPGA的Verilog电子密码锁设计资源文件：为安全而生，智控锁码【下载地址】基于FPGA的Verilog电子密码锁设计资源文件基于FPGA和Verilog语言设计的电子密码锁项目，提供完整的硬件设计原理图

·2025-07-10 05:47

【FFT】基于FPGA的FFT傅里叶变换和相位计算系统设计

1.软件版本ISE14.7，modeslimSE，10.1c2.系统仿真与分析第1步：信号源的产生主要通过rom将产生的数据保存到rom中，然后，我们再仿真的时候调用即可。这个部分仿真效果如下所示，你给的程序中，这个部分主要有两个数据源，一个是1025，一个是N为1024，我们这里分别将这两个数据量化之后保存到rom中，仿真如下所示：

fpga和matlab·2025-07-10 05:47

基于FPGA的快速傅里叶变换（FFT）设计在嵌入式系统中的应用

基于FPGA的快速傅里叶变换（FFT）设计在嵌入式系统中的应用快速傅里叶变换（FastFourierTransform，FFT）是一种重要的信号处理算法，在许多领域中都得到广泛的应用，例如通信系统、雷达技术

风吹麦很·2025-07-10 05:17

FPGA电子系统设计项目实战 VHDL语言第2版王振红

FPGA电子系统设计项目实战VHDL语言第2版王振红【下载地址】FPGA电子系统设计项目实战VHDL语言第2版王振红这是一本专注于FPGA电子系统设计的实战指南，适合初学者和进阶开发者。

幸刚磊Thomas·2025-07-10 05:46

[SystemVerilog] Clocking

SystemVerilogClocking用法详解SystemVerilog的clocking块（ClockingBlock）是一种专门用于定义信号时序行为的构造，主要用于验证环境（如UVM）中，以精确控制信号的采样和驱动时序

S＆Z3463·2025-07-10 05:46

xilinx fpga芯片的结温

xilinxfpga芯片的结温，结温这个含义是啥1.

hahaha6016·2025-07-10 05:43

XILINX FPGA如何做时序分析和时序优化？

时序分析和时序优化是FPGA开发流程中关键步骤，确保设计在目标时钟频率下正确运行，避免时序违例（如建立时间或保持时间不足）。

InnoLink_1024·2025-07-08 22:53

FPGA设计中的数据存储

文章目录FPGA设计中的数据存储为什么需要数据存储FPGA芯片内部的载体触发器查找表块存储FPGA芯片外部的资源RAM应用场合ROM特征简介实现载体应用场合FIFO特征简介FIFO使用小技巧之冗余法FIFO

cycf·2025-07-08 22:19

FDMA读写AXI BRAM交互：FPGA高速数据传输的核心技术

在图像处理系统中，当1080P视频流以每秒60帧的速度传输时，传统DMA每帧会浪费27%的带宽在地址管理上——而FDMA技术能将这些损失降至3%以内现代FPGA系统中，高效数据搬运往往是性能瓶颈的关键所在

芯作者·2025-07-08 16:44

XILINX Ultrascale+ Kintex系列FPGA的架构

Xilinx（现为AMD）KintexUltraScale+系列FPGA是基于16nmFinFET工艺的高性能、中等成本的现场可编程门阵列，专为高带宽、低功耗和成本效益的应用设计，广泛用于5G通信、数据中心

InnoLink_1024·2025-07-08 16:10

【技术架构解析】国产化双复旦微FPGA+飞腾D2000核心板架构

本文就一款基于飞腾D2000核心板与两片高性能FPGA的国产化开发主板进行技术解析，包括系统架构、主要硬件模块、关键接口及软件环境，重点阐述各子系统间的数据路径与协同工作方式，旨在为行业内同类产品设计与应用提供参考

Future_Comtech·2025-07-08 15:37

前沿FPGA开发：技术与管理的有效结合

前沿FPGA开发：技术与管理的有效结合关键词：FPGA开发、技术管理、前沿技术、项目管理、资源优化摘要：本文深入探讨了前沿FPGA开发中技术与管理有效结合的重要性和具体方法。

AI天才研究院·2025-07-08 12:46

基于 STM32+FPGA 的快速傅里叶频域图像在 TFT 中显示的设计与实现(项目资料)（ID:8）

目录摘要1绪论1.1研究背景与意义1.2国内外研究现状1.3研究内容与目标2系统方案设计2.1总体架构设计2.2硬件方案设计2.2.1主控模块选型2.2.2FPGA模块选型2.2.3TFT显示模块选型2.2.4

嵌入式资料库·2025-07-08 08:44

·2025-07-07 19:07

FPGA的开发流程

FPGA（现场可编程门阵列）的开发流程是一个系统化的过程，涉及从设计构思到最终硬件实现的多步骤工作。

InnoLink_1024·2025-07-07 05:32

从 PCB 到 FPGA/IC 设计，小白到 CTO 的必学秘籍硬核知识点全揭秘！从c语言入门到mcu与arm架构及外设相关

【硬核揭秘】嵌入式硬件工程师的“底裤”：从入门到牛逼，你必须知道的一切！第一部分：破冰与认知——嵌入式硬件工程师的“世界观”嘿，各位C语言老铁，以及所有对“让硬件听你话”充满好奇的朋友们！我是你们的老朋友，一个常年“折腾”在代码和电路板之间的码农。今天，咱们要聊一个真正能让你“硬”起来的话题——如何成为一个合格、优秀、牛逼的嵌入式硬件工程师！你可能正坐在电脑前，敲着C语言代码，刷着力扣算法题，心里

small_wh1te_coder·2025-07-06 21:39

【Verilog】parameter、localparam和 `define的区别

在Verilog中，parameter、localparam和`define都用于定义常量，但它们在作用域、可配置性和处理阶段上有着重要区别。理解这些差异对于编写高质量的Verilog代码至关重要。

kanhao100·2025-07-06 02:13

Verilog 语法知识1

VerilogHDL的基本语法11.变量：变量即在程序运行过程中其值可以改变的量,在VerilogHDL中变量的数据类型有很多种wire型wire型数据常用来表示用于以assign关键字指定的组合逻辑信号

·2025-07-05 15:27

basic verilog 语法--FPGA入门1

Assignisonlyforwiretypevarity;1.1definemodulemain(inputclkIn,//50M,20nsinputspi_clk,inputspi_mosi,inputspi_cs,inputreset_FPGA

Kent Gu·2025-07-05 15:27

FPGA实现JPEG编码器的完整项目指南

本文还有配套的精品资源，点击获取简介：JPEG编码是一种广泛使用的数字图像压缩技术，通过在FPGA上实现该编码器，可以为嵌入式系统提供高效的图像处理。

·2025-07-05 15:27

Verilog 语法介绍 4

#记录一些语法、概念、编译方法#目录iverilog编译参数：iverilog进行多文件编译：gtkwavewave.vcd.tclverilog如何debuglatch和Flip-flop同步信号、异步信号

·2025-07-05 15:56

Verilog HDL基础语法1-1

一、语法特点及规则①Verilog采用模块化结构，数据类型和变量、基本运算符等基本语法，语法类型和C语言很相似。

酱酱酱酱酱·2025-07-05 15:54

FPGA原型验证方法学：提升芯片设计验证效率的利器

FPGA原型验证方法学：提升芯片设计验证效率的利器去发现同类优质开源项目:https://gitcode.com/项目介绍在芯片设计领域，验证阶段是确保设计功能正确性和性能优化的关键环节。

窦莎言Firm·2025-07-05 14:13

FPGA原型验证资源下载：助力工程师提升工作效率

FPGA原型验证资源下载：助力工程师提升工作效率去发现同类优质开源项目:https://gitcode.com/项目介绍在当今电子设计领域，FPGA原型验证作为ASIC设计流程中的重要环节，对于确保设计质量

·2025-07-05 14:13

usb3.0开发

本项目使用了EP0的in和out端点作为控制端点EP1的in和out端点作为pc与fpga传输数

小xiao白·2025-07-05 07:24

Verilog取绝对值代码设计

取绝对值的时候肯定都是针对有符号数来取的，然后存入无符号数中。对于有符号数在寄存器中的存储，是默认最高位为符号位，低位为数据位（正数源码，负数补码），对于正数，我们可以直接将数据赋给无符号寄存器（这个寄存器的位宽至少要大于或等于数据位）。而对于负数，我们需要对数据位取反加一，然后将数据赋给无符号寄存器。有的时候我们的这个无符号寄存器位数比较大的时候，若数据位负数，可以直接将有符号寄存器直接不考虑符

幸运学者·2025-07-05 05:12

FPGA内部资源介绍

FPGA内部资源介绍目录逻辑资源块LUT（查找表）加法器寄存器MUX（复用器）时钟网络资源全局时钟网络资源区域时钟网络资源IO时钟网络资源时钟处理单元BLOCKRAMDSP布线资源接口资源用户IO资源专用高速接口资源总结

cycf·2025-07-05 02:58

【教程4＞第7章＞第26节】基于FPGA的RS(204,188)译码verilog实现10——RS译码模块整体实现与性能仿真评估

ErasureHandling）2.3多项式乘法（PolynomialMultiplication）2.4欧几里得算法（EuclideanAlgorithm）2.5钱搜索（ChienSearch）3.RS译码模块整体FPGA

fpga和matlab·2025-07-04 01:40

PCIe Crosslink

这种技术主要用于高性能计算（HPC）、FPGA加速、GPU直连等场景，以降低延迟并提高带宽利用率。1.PCIeCrossl

zly8865372·2025-07-04 00:31

可编程逻辑器件的发展与比较

可编程逻辑器件的发展与比较文章目录可编程逻辑器件的发展与比较一、早期的离散逻辑芯片二、复杂可编程逻辑器件（CPLD）（一）CPLD的诞生（二）CPLD的结构（三）CPLD的特点三、现场可编程门阵列（FPGA

cycf·2025-07-03 21:43

FPGA设计的上板调试

FPGA设计的上板调试指南文章目录一、如何解决问题（一）开发板状态检查当系统出现问题时，首先需要确认开发板是否工作正常。开发板的预测试和日常检查是确保调试顺利进行的关键步骤。