E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
FPGA开发指南》
【
FPGA
】分享一些
FPGA
入门学习的书籍
在做
FPGA
工程师的这些年,买过好多书,也看过好多书,分享一下。后续会慢慢的补充书评。
神仙约架
·
2024-01-09 00:02
fpga开发
学习
【INTEL(ALTERA)】将 PHY Lite 用于并行接口Intel Agilex7
FPGA
IP 时,为何无法对 PLL 进行实例化?
说明由于英特尔®Quartus®PrimeProEdition软件23.1版存在一个问题,在将PHYLite用于并行接口IntelAgilex®7
FPGA
IP时,无法在顶部子组上对锁相环(PLL)进行实例化
神仙约架
·
2024-01-09 00:02
INTEL(ALTERA)
FPGA
fpga开发
Agilex7
FPGA
静态时序分析与约束(1)
静态时序分析与约束中的概念项目总结时序分析与约束的意义
FPGA
内部时序约束建立时间分析保持时间IO约束InputDelay分析OutputDelay分析时序约束注意点参考文献总结项目总结静态时序分析是指我们手动或者
朽月
·
2024-01-08 23:05
FPGA
fpga
FPGA
系列6——时序分析(周期约束)
create_clock-name-period-waveform{}[get_ports]参数含义-name时钟名称-period时钟周期,单位为ns-waveform波形参数,第一个参数为时钟的第一个上升沿时刻,第二个参数为时钟的第一个下降沿时刻-add在同一时刻源上定义多个时钟时使用#DefinetheclocksfortheGTXblockscreate_clock-namegt0_txu
通信牛肉干
·
2024-01-08 23:33
FPGA知识点
周期约束
书序约束
FPGA约束
FPGA
——静态时序分析(STA)
FPGA
时序分析与时序约束什么是静态时序分析(STA)首先,静态时序分析分析是基于同步电路设计模型的。
Halo_zjq
·
2024-01-08 23:03
FPGA
fpga开发
FPGA
——时序分析与约束
FPGA
时序分析与约束
FPGA
结构基础数据传输模型QuartusII时序报告QuartusII中TimeQuest的操作实操时序分析:通过分析
FPGA
内部各个存储器之间的数据和时钟传输路径,来分析数据延迟和时钟延迟的关系
云影点灯大师
·
2024-01-08 23:01
FPGA
fpga开发
fpga
嵌入式
【Verilog】期末复习——举重比赛有三名裁判,当运动员将杠铃举起后,须有两名或两名以上裁判认可,方可判定试举成功,若用A、B、C分别代表三名裁判的意见输入,同意为1,否定为0;F为裁判结果输出,试
期末复习——解释下列名词(
FPGA
、ASIC、IP、RTL、EDA、HDL、FS
不怕娜
·
2024-01-08 22:22
fpga开发
verilog
【Verilog】期末复习——解释下列名词(
FPGA
、ASIC、IP、RTL、EDA、HDL、FSM)
系列文章
FPGA
:现场可编程逻辑门阵列ASIC:专用集成电路IP:知识产权RTL
不怕娜
·
2024-01-08 22:52
fpga开发
verilog
【Verilog】期末复习——设计带进位输入和输出的8位全加器,包括测试模块
期末复习——解释下列名词(
FPGA
、ASIC、IP、RTL、EDA、HDL、FS
不怕娜
·
2024-01-08 22:52
fpga开发
verilog
【Verilog】期末复习——简要说明仿真时阻塞赋值和非阻塞赋值的区别。always语句和initial语句的关键区别是什么?能否相互嵌套?
期末复习——解释下列名词(
FPGA
、ASIC、IP、RTL、EDA、HDL、FS
不怕娜
·
2024-01-08 22:48
fpga开发
verilog
FPGA
之ZYNQ SOC设计---BOOT.bin制作
ZYNQSOC设计---BOOT.bin制作1.固化的流程2.固化准备2.BOOT.bin制作过程更多内容,请关注微信公众号“
FPGA
科技室”以前工程都是通过JTAG先下载bit流文件,再下载elf文件
科研的小萌娃
·
2024-01-08 14:58
fpga
FPGA
verilog
zynq
boot
镜像文件
米联客 ZYNQ/SOC精品教程 S01-CH05
FPGA
程序的固化和下载
5.1概述在前面一节做了流水灯实验,但是对于
FPGA
bit程序断电后就丢失了,所以本课讲解把上一课的流水灯程序可以实现固化到FLASH或者SD卡的方法。
米联客(milianke)
·
2024-01-08 13:27
XILINX
ZYNQ
米联客
FPGA
——VIVADO生成固化文件,掉电不丢失
VIVADO生成固化文件(1)加入代码(2)生成bin文件,并且下载(1)加入代码设计文件(.xdc)中加入这段代码:set_propertyCFGBVSVCCO[current_design]set_propertyCONFIG_VOLTAGE3.3[current_design]set_propertyBITSTREAM.GENERAL.COMPRESStrue[current_design]
云影点灯大师
·
2024-01-08 13:53
FPGA
fpga开发
fpga
FPGA
设计篇(06-01)
FPGA
芯片架构
芯片原厂必学课程-第六篇章-
FPGA
设计篇06-01
FPGA
芯片架构新芯设计:专注,积累,探索,挑战文章目录芯片原厂必学课程-第六篇章-
FPGA
设计篇06-01
FPGA
芯片架构引言一、输入和输出块(IOB
新芯设计
·
2024-01-08 12:43
第六篇章
FPGA
设计篇
IC
FPGA
SoC
Verilog
芯片设计
硬件开发
硬件工程
第一章 体验 ARM,裸机输出“Hello World”
开发平台Vitis应用教程》学习第一章体验ARM,裸机输出“HelloWorld”文章目录《ZYNQMPSoC开发平台Vitis应用教程》学习准备批处理下载QSPIFlash批处理建立Vitis工程硬件介绍
FPGA
weixin_45090728
·
2024-01-08 10:24
ZYNQ学习
arm开发
【【RTC实时时钟实验 -- 在HDMI上显示-
FPGA
小实验】】
RTC实时时钟实验–在HDMI上显示top.vmoduleRTS_TOP#(parameterTIME_INIT=48'h24_01_06_11_08_00,parameterWAIT_TIME=13'd8000,parameterSLAVE_ADDR=7'b1010001,//E2PROM浠庢満鍦板潃parameterCLK_FREQ=26'd50_000_000,//50MHz鐨勬椂閽熼锟�
ZxsLoves
·
2024-01-08 07:07
FPGA学习
Verilog学习系列
图像学习
fpga开发
实时音视频
【Verilog】基于Verilog的DDR控制器的简单实现(一)——初始化
在
FPGA
中,大规模数据的存储常常会用到DDR。
wjh776a68
·
2024-01-08 07:34
#
Xilinx入门
#
Verilog入门
fpga开发
Verilog
ddr
Xilinx
AMD
基于实时Linux+
FPGA
实现NI CompactRIO系统详解
实时处理器提供可靠,可预测的行为,而
FPGA
在需要高速逻辑和精确定时的较小任务上表现出色。灵活的开发选项使用LabVIEW以及实时模块和
FPGA
模块,提取低级代码并使用工具
深圳信迈科技DSP+ARM+FPGA
·
2024-01-08 07:04
国产NI虚拟仪器
fpga开发
数据采集
自动化
人工智能
三本光电从颓废到武汉年薪30w的本科经历经验与浅谈(毕业工作一年的嵌入式软件工程师经验分享)
三本光电从颓废到武汉年薪30w的本科经历经验与浅谈(毕业工作一年的嵌入式软件工程师经验分享)文章目录目前情况颓废时期项目时期第一次写单片机代码第一次接触计算机视觉第一次接触Linux驱动开发第一次接触
FPGA
网易独家音乐人Mike Zhou
·
2024-01-08 04:26
个人经验浅谈
嵌入式
c语言
单片机
物联网
mcu
stm32
51单片机
uniapp获取定位
一、高德地图根据指定位置获取经纬度参考地址:地理/逆地理编码-基础API文档-
开发指南
-Web服务API|高德地图API//获取经纬度uni.request({url:'https://restapi.amap.com
啊~哈
·
2024-01-08 01:15
uni-app
前端框架
微信小程序
javascript
跨架构shellcode
开发指南
(二)
和x86的系统调用相似,MIPS系统调用也会用到系统调用号。可以参考文章:MIPS指令集Shellcode编写入门-安全客-安全资讯平台(anquanke.com)MIPS架构有多个版本,包括MIPSI、II、III、IV,以及MIPSV,它们各是MIPS32/64(32位、64位的实现)发布的五个版本。早期的MIPS架构只有32位的版本,随后才开发64位的版本。截至2017年4月,MIPS32/
pwn_baby_girl
·
2024-01-08 00:48
网络安全
系统安全
安全
跨架构shellcode
开发指南
(三)
与之前的架构类似,shellcode中函数都是通过系统调用实现的。ARM系统调用方式在ARM中,系统调用有一些不同:1.将参数放入寄存器R0,R1movr0,arg1movr1,arg22.将系统调用号放入R7movr7,#3.调动系统函数:SVC#0或者SVC#14.将返回值放入R0为了熟练编写arm架构的shellcode需要熟悉arm架构指令集及系统调用号。pwntools内置攻击编写Arm
pwn_baby_girl
·
2024-01-08 00:18
arm开发
网络安全
系统安全
安全
跨架构shellcode
开发指南
(一)
最近在复盘强网杯2022FinalKoHMimicCode题目题目及本人exp下载地址,本人能力有限,估计不是最短shellcode:MimicCode.zipx86&x64架构shellcode分析1.怎么用汇编语言构造简单的shellcode(64位)前置知识:①64位寄存器传参的前三个寄存器分别是rdi,rsi,rdx②64位系统调用号通过查看linux上的/usr/include/x86_
pwn_baby_girl
·
2024-01-08 00:16
网络安全
系统安全
安全
浅谈Verilog代码的执行顺序
而组合逻辑电路和时序逻辑在
FPGA
中并行执行这是毋庸置疑的
STATEABC
·
2024-01-07 21:39
一般人学不会的FPGA
fpga开发
FPGA
verilog
FPGA
实现电机位置环、速度环双闭环PID控制
一、设计思路主要设计思路就是根据之前写的一篇
FPGA
实现电机转速PID控制,前面已经实现了位置环的控制,思想就是通过电机编码器的当前位置值不断地修正PID去控制速度。
STATEABC
·
2024-01-07 21:09
一般人学不会的FPGA
fpga开发
嵌入式硬件
FPGA
verilog
PID
电机驱动
FPGA
时序分析与时序约束(三)——I/O接口约束
为了准确地对设计中的外部时序上下文进行建模,必须提供输入和输出端口的时序信息。因此要进行输入输出延时约束,延迟约束用的是set_input_delay和set_output_delay,分别用于input端和output端,其时钟源可以是时钟输入管脚,也可以是虚拟时钟。一、输入接口约束set_input_delay-clock-reference_pin-clock_fall-rese-max-a
STATEABC
·
2024-01-07 21:36
#
FPGA时序分析与约束
fpga开发
嵌入式硬件
FPGA
时许约束
时许分析
全志R128 SDK架构与目录结构
本文档作为R128FreeRTOSSDK
开发指南
,旨在帮助软件开发工程师、技术支持工程师快速上手,熟悉R128FreeRTOSSDK的开发流程。SDK架构R128包含3个核,需要编译
DOT小文哥
·
2024-01-07 15:17
全志R128
架构
SDK
Arm
risc-v
全志
【
FPGA
基础篇】Xilinx FIFO详细解析
StandardReadFirst-WordFall-Through同时读写时序分析握手信号ProgrammableFlagsDataCountsNon-symmetricAspectRatiosFIFO作为
FPGA
mrVillain
·
2024-01-07 13:48
FPGA
基础知识
fpga
fifo
【Xilinx
FPGA
】异步 FIFO 的复位
FIFO(First-In-First_Out,先入先出)是一种的存储器类型,在
FPGA
开发中通常用于数据缓存、位宽转换或者跨时钟域(多bit数据流)。
洋洋Young
·
2024-01-07 13:46
Xilinx
FPGA
开发
fpga开发
xilinx
异步
FIFO
通用异构参数服务器技术
这种设计需要能够适应不同的计算环境和任务需求,包括CPU、GPU、
FPGA
等不同的计算资源。为了实现这一目标,参数服务器采用了层次化的架构设计,包括数据层、计算层、通信层和应用层。
道亦无名
·
2024-01-07 02:32
人工智能
服务器
运维
基于
FPGA
的可编程AES加解密IP
ProgrammableAESEncryption/DecryptionIP可编程AES加解密IP可编程AES加解密IP提供了加解密算法功能,兼容美国国家标准与技术研究院(NIST)发布的高级加密标准(AES):FIPSPUB197。结合FIPS197分组加密算法,可编程AES加解密IP具备5种加密模式:ECB,CBC,CFB,OFB,CTR,全部支持加密和解密功能,兼容美国国家标准与技术研究院(
FPGA IP
·
2024-01-07 00:43
技术交流
FPGA
AES
IP
基于LZO的高性能无损数据压缩IP
LZOAccel-CLZODataCompressionCore/无损数据压缩IPCoreLZOAccel-C是一个无损数据压缩引擎的
FPGA
硬件实现,兼容LZO2.10标准。
FPGA IP
·
2024-01-07 00:12
技术交流
FPGA
LZO
基于
FPGA
的高性能MD5加密IP
MD5EncryptionIPMD5加密IP完全兼容消息摘要算法MD5的实现。Core可以接收长达2^64-1bits的消息长度,按照512-bit大小对消息进行分块处理,并对不足512-bit的消息结尾进行补位以及消息长度值的添加,计算结果是产生128-bit的消息摘要。Core采用AMBAAXI4-Stream数据接口,非常易于被使用和集成。Core可以脱机、独立运行,释放CPU的数据加密密集
FPGA IP
·
2024-01-07 00:12
技术交流
FPGA
MD
基于
FPGA
的SATA 3.0 Host 控制器
SATAHostCore可以集成到
FPGA
中,兼容SATA-1(1.5Gbps),SATA-2(3.0Gbps),SATA-3(6.0Gbps)工业级接口标准,为SATA设备提供一种高效且易于使用的接口
FPGA IP
·
2024-01-07 00:42
SATA
FPGA
H
Vivado IP核之浮点数乘除法 Floating-point
目录前言一、浮点数乘除法示例二、Floating-pointIP核配置步骤1.乘法器配置2.除法器配置三、仿真1.顶层代码2.仿真代码四、仿真结果分析总结前言随着制造工艺的不断发展,现场可编程逻辑门阵列(
FPGA
迎风打盹儿
·
2024-01-06 19:14
Vivado的学习之路
fpga开发
硬件工程
tcp/ip
FPGA
-VHDL-竞赛抢答器设计(平台实现)-2023
题目四:竞赛抢答器设计(平台实现)★抢答器的输入路数为8路;(8位二进制输入)当主持人宣布开始(拨下A7键时为有效),抢答时当某一方先按下按键,其他键则失效;用一个数码管显示抢中的路编号,并开始进行60秒倒计时(用两个数码管显示),时间到用一指示灯进行闪烁提示;A7键回位后,进行下一轮抢答。重要的事情说三遍:可以参考,不要伤害认真做的同学!可以参考,不要伤害认真做的同学!可以参考,不要伤害认真做的
-芒果酱-
·
2024-01-06 16:59
fpag开发
fpga开发
uni-app相关网址
1.uni-app官网https://uniapp.dcloud.io/2.uni-app原生插件
开发指南
https://nativesupport.dcloud.net.cn/NativePlugin
永恒的心CK
·
2024-01-06 15:21
【LabVIEW
FPGA
入门】创建第一个LabVIEW
FPGA
程序
本教程仅以compactRIO(
FPGA
-RT)举例1.系统配置1.1软件安装
FPGA
-RT1.LabVIEWDevelopmentSystem(FullorProfessional)2.LabVIEWReal-TimeModule3
東方神山
·
2024-01-06 11:51
FPGA】
LabVIEW
FPGA
CompactRIO
linux驱动-poll使用笔记
前言一个项目中使用了赛灵思的
FPGA
,需要
fpga
这边和arm这边进行数据通讯,通讯方式使用的是一段
fpga
和arm共享的ddr内存,把这块内存做了一个fifo,并通过中断出发,我在arm这边实现一个驱动来接收处理中断
zhangbin-eos
·
2024-01-06 11:20
linux
linux
笔记
大一,如何成为一名
fpga
工程师?
3、掌握
FPGA
设计流程/原理(推荐教材:
FPGA
权威指南、Altera
FPGA
/CPLD设计、IP核芯志-数字逻辑设计思想、静态时序分析、嵌入式逻辑分析仪等),4、常用的协议(ARP协议、udp协议、
宸极FPGA_IC
·
2024-01-06 11:18
fpga开发
fpga
硬件工程
嵌入式硬件
单片机
【紫光同创国产
FPGA
教程】——(PGL22G第二章)键控流水灯实验例程
www.meyesemi.com)适用于板卡型号:紫光同创PGL22G开发平台(盘古EU22K)一:盘古EU22K开发板简介盘古EU22K开发板共有11个翠绿LED灯,其中1个是电源指示灯(POWER);2个是
FPGA
小眼睛FPGA
·
2024-01-06 11:17
FPFA
fpga开发
fpga开发
高速大面阵相机数据采集传输带宽分析与随笔
高速相机从CMOS读取数据,到
FPGA
进行处理,通过高速收发器GT系列,进行大数据量的传输,最后通过传输接口将数据转移到计算机。这里面传输数据量的瓶颈就是相机对外的传输接口
小海盗haner
·
2024-01-06 07:36
数码相机
【心得杂记】简单聊聊限制高速面阵相机性能的因素
高速相机主要包括的核心部件有:CMOS、
FPGA
、传输接口。CMOS目前,CMOS国外和国内的厂商都很给力,基本也是看市场需求。最近接触的面阵相机,用的最多的就是长光辰芯Gpixel的CMOS。
小海盗haner
·
2024-01-06 06:33
数码相机
小梅哥Xilinx
FPGA
学习笔记20——无源蜂鸣器驱动设计与验证(音乐发生器设计)
目录一:章节导读二:无源蜂鸣器驱动原理三:PWM发生器模块设计3.1PWM发生器模块框图3.2PWM发生器模块接口功能描述3.3PWM波生成设计文件代码3.4测试仿真文件3.5测试仿真结果3.6板级调试与验证之顶层文件设计四:基于PWM波的音乐发生器设计4.1“天空之城”乐谱4.2get_pitch模块的代码4.3rom配置4.4coe文件4.5顶层文件设计4.6仿真验证代码4.7仿真结果4.8板
都教授_
·
2024-01-06 04:39
fpga开发
学习
笔记
小梅哥Xilinx
FPGA
学习笔记21——IP核之RAM实验
目录一:RAM简介1.1存储器的分类二:单端口ram配置2.1单端口RAM的框图2.2RAMIP核配置2.3RAM读写模块设计2.4顶层模块设计2.5仿真测试文件代码2.6仿真结果三:伪双端口配置(小梅哥)3.1伪双端口框图3.2详细配置流程图3.2激励文件设计代码3.3仿真结果四:伪双端口配置(正点原子)4.1RAM写模块设计4.2RAM读模块设计4.3顶层文件设计4.4仿真文件4.5仿真结果一
都教授_
·
2024-01-06 04:07
fpga开发
学习
笔记
MATLAB/simulink HDLCoder生成DDS quartus项目
文章目录前言一、什么是HDLCoder二、使用步骤1.搭建simulink模型2.HDLCoder使用总结前言为了提升
FPGA
学习过程的生活品质,在此记录一下使用simulink搭建模型以后直接使用HDLCoder
萨文 摩尔杰
·
2024-01-05 23:42
FPGA学习
matlab
fpga开发
开发语言
Simulink HDL Coder
FPGA
初级开发实践(三) 按键消抖
前言:本栏目除特别说明以外,均采用的黑金AX7103开发板,该开发板时钟频率为200M,并且是双端时钟,因此在每个项目中都有一段原语将双端时钟变成200MHz的单端时钟。文章仅作为学习记录,如有不足请在评论区指出,博主不会对各位的问题作出解答,请谅解。博主深知网络上关于HDLCoder的资料十分稀少,特别是中文资料几乎没有,并且官方给出的例子大多挺难不适合入门,因此将自己摸索的过程记录下来,希望给
肆拾伍
·
2024-01-05 23:11
#
HDL
Coder
FPGA
Matlab
笔记
fpga开发
Simulink HDL Coder
FPGA
初级开发实践(一) LED呼吸灯
前言:本栏目除特别说明以外,均采用的黑金AX7103开发板,该开发板时钟频率为200M,并且是双端时钟,因此在每个项目中都有一段原语将双端时钟变成200MHz的单端时钟。文章仅作为学习记录,如有不足请在评论区指出,博主不会对各位的问题作出解答,请谅解。博主深知网络上关于HDLCoder的资料十分稀少,特别是中文资料几乎没有,并且官方给出的例子大多挺难不适合入门,因此将自己摸索的过程记录下来,希望给
肆拾伍
·
2024-01-05 23:10
FPGA
#
HDL
Coder
linux
运维
centos
Simulink HDL Coder
FPGA
初级开发实践(二) LED流水灯
前言:本栏目除特别说明以外,均采用的黑金AX7103开发板,该开发板时钟频率为200M,并且是双端时钟,因此在每个项目中都有一段原语将双端时钟变成200MHz的单端时钟。文章仅作为学习记录,如有不足请在评论区指出,博主不会对各位的问题作出解答,请谅解。博主深知网络上关于HDLCoder的资料十分稀少,特别是中文资料几乎没有,并且官方给出的例子大多挺难不适合入门,因此将自己摸索的过程记录下来,希望给
肆拾伍
·
2024-01-05 23:10
FPGA
#
HDL
Coder
simulink
hdl
coder
★教程4:
FPGA
/MATLAB/Simulink联合应用开发入门与进阶X例——目录
更全面的介绍
FPGA
,MATLAB,Simul
fpga和matlab
·
2024-01-05 23:39
matlab
FPGA
simulink
联合应用开发
上一页
12
13
14
15
16
17
18
19
下一页
按字母分类:
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他