FPGA技术开发

FPGA学习笔记记录： FPGA学习笔记记录：初识

FPGA基础知识：FPGA（FieldProgrammableGateArrayPS:处理系统（ProcessingSystem)：就是与FPGA无关的ARM的SOC的部分。
LiuJieIDBD·2023-10-14 06:50

react native app开发环境搭建

Reactjs是一个响应式的、多场景的web前后端应用开发框架，reactnative是一种使用reactjs开发框架与native移动设备应用开发技术混合开发的技术，使用reactnative技术开发出的应用支持跨设备
wangys2006·2023-10-14 05:59

【正点原子FPGA连载】第二十一章AXI DMA环路测试 摘自【正点原子】DFZU2EG_4EV MPSoC之嵌入式Vitis开发指南

1）实验平台：正点原子MPSoC开发板2）平台购买地址：https://detail.tmall.com/item.htm?id=6924508746703）全套实验源码+手册+视频下载地址：http://www.openedv.com/thread-340252-1-1.html第二十一章AXIDMA环路测试DMA(DirectMemoryAccess，直接存储器访问)是计算机科学中的一种内存访
正点原子·2023-10-14 02:04

第十一节，ZYNQ的AXI_DMA的使用

控制器架构原理AXIDMA:官方解释是为内存与AXI4-Stream外设之间提供高带宽的直接存储访问，其可选的scatter/gather功能可以将CPU从数据搬移任务中解放出来，在ZYNQ中，AXIDMA就是FPGA
youbin2013·2023-10-14 02:33

c语言实现axi通信,AXI DMA详解与应用篇 | 第二讲、AXI DMA工程搭建及SDK代码分析

本文转载自：根究FPGA在上一篇中着重讲解了DMA的含义和AXI_DMA_IP，本次的重点就是搭建一个AXI_DMA环路工程，并从C语言角度分析其SDK代码一、AXI_DMA工程设计在工程设计中，DMA
宠爱吖·2023-10-14 02:03

【PCIE732】基于Kintex UltraScale系列FPGA的2路40G光纤通道适配器（5GByte/s带宽）

板卡采用Xilinx的高性能KintexUltraScale系列FPGA作为实时处理器，板载2组独立的72位DDR4SDRAM大容量缓存。板卡具有1个RJ45千兆以太网口以及若干IO信号。
北京青翼科技·2023-10-14 02:15

紫光同创FPGA实现UDP协议栈网络视频传输，基于YT8511和RTL8211，提供4套PDS工程源码和技术支持

目录1、前言免责声明2、相关方案推荐我这里已有的以太网方案紫光同创FPGA精简版UDP方案紫光同创FPGA带ping功能UDP方案3、设计思路框架OV7725摄像头配置及采集OV5640摄像头配置及采集
9527华安·2023-10-14 01:54

紫光同创FPGA实现UDP协议栈精简版，基于YT8511和RTL8211，提供2套PDS工程源码和技术支持

ARPUDP协议回环FIFOIP地址、端口号修改4、PDS工程1：YT8511版本5、PDS工程2：RTL8211版本6、上板调试验证并演示准备工作动态ARP测试UDP通信测试7、福利：工程代码的获取紫光同创FPGA
9527华安·2023-10-14 01:53

紫光同创FPGA实现UDP协议栈带ping功能，基于YT8511和RTL8211，提供2套PDS工程源码和技术支持

目录1、前言免责声明2、相关方案推荐我这里已有的以太网方案紫光同创FPGA精简版UDP方案3、设计思路框架MAC层发送MAC发送模式MAC层接收ARP发送ARP接收ARP缓存IP层发送IP发送模式IP层接收
9527华安·2023-10-14 01:17

Flink 在又拍云日志批处理中的实践

本次活动邀请了有赞、个推、方得智能、又拍云等公司核心技术开发者，现场分享各自领域的大数据技术经验和心得。
又拍云 UPYUN·2023-10-14 00:47

专业音视频领域中，Pro AV的崛起之路

本文采访了两位深耕于广播电视行业的技术人，为我们介绍了专业音视频的进展：一位冉冉升起的新星：ProAV以及FPGA在其中发挥的作用。
LiveVideoStack_·2023-10-14 00:52

FPGA入门——1位全加器设计

文章目录一、认识全加器二、采用原理图输入完成1位全加器的设计（一）半加器的原理图输入（二）全加器的原理图输入三、采用Verilog编程完成1位全加器的设计一、认识全加器全加器是用门电路实现两个二进制相加并求出和的组合线路，成为一位全加器，一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。Ain表示被加数，Bin表示加数，Cin表示低位进位，Cout表示高位进
lovely@·2023-10-13 22:33

FPGA niosII 视频笔记

工作需要使用FPGA驱动的CAN总线，一番搜索发现正点原子开发板有例程。了解之后知道是FPGA内部软核IP，基于qsys实现，就看完了相关视频。
gzc0319·2023-10-13 21:44

FPGA project : flash_secter_erase

flash的指定扇区擦除实验。先发写指令，再进入写锁存周期等待500ns，进入写扇区擦除指令，然后写扇区地址，页地址，字节地址。即可完成扇区擦除。模块框图：时序图：代码：modulespi(inputwiresys_clk,inputwiresys_rst_n,inputwirekey_start,outputwiremiso,outputregmosi,outputregcs_n,outputr
warrior_L_2023·2023-10-13 21:40

FPGA project ： flash_read

实验目标：flash的普通读指令，在指定地址开始读。可以更改地址与读的数据个数。先发送读指令+扇区地址+页地址+字节地址。然后读数据。再把读到的串行数据转化为8bit的数据，存入fifo。然后读出FIFO中数据，通过uart_tx模块发送给上位机。经验总结：接收数据：比如接收8bit的串行数据，通过miso传递。1，先接收高位。reg[7:0]data;那么通过data保存miso传递的数据，把串
warrior_L_2023·2023-10-13 21:07

产品经理: 让APP的颜色随心情变化

由于产品经理负责传达客户需求而程序员负责进行技术开发，落地实现，因此，有关产品的“需求之战”就时常发生在PM和程序员之间......不过，这其实都是人们对于PM和程序员的刻板印象罢辽！
西雅图IT圈·2023-10-13 20:32

基于SSM+Vue的职工健康每日申报系统的设计与实现

末尾获取源码开发语言：JavaJava开发工具：JDK1.8后端框架：SSM前端：采用JSP技术开发数据库：MySQL5.7和Navicat管理工具结合服务器：Tomcat8.5开发软件：IDEA/Eclipse
曾几何时…·2023-10-13 20:41

基于SSM的旅游信息管理系统设计与实现

末尾获取源码开发语言：JavaJava开发工具：JDK1.8后端框架：SSM前端：采用JSP技术开发数据库：MySQL5.7和Navicat管理工具结合服务器：Tomcat8.5开发软件：IDEA/Eclipse
曾几何时…·2023-10-13 20:40

基于SSM的毕业生就业管理平台设计与实现

末尾获取源码开发语言：JavaJava开发工具：JDK1.8后端框架：SSM前端：采用JSP技术开发数据库：MySQL5.7和Navicat管理工具结合服务器：Tomcat8.5开发软件：IDEA/Eclipse
曾几何时…·2023-10-13 20:40

基于SSM+Vue的线上学习网站

末尾获取源码开发语言：JavaJava开发工具：JDK1.8后端框架：SSM前端：采用JSP技术开发数据库：MySQL5.7和Navicat管理工具结合服务器：Tomcat8.5开发软件：IDEA/Eclipse
曾几何时…·2023-10-13 20:09

DDR的基本原理

一、软件平台与硬件平台软件平台：1、操作系统：Windows-8.12、开发套件：无3、仿真工具：无硬件平台：1、FPGA型号：无2、DDR3型号：无二、存储器的分类存储器一般来说可以分为内部存储器(内存
wu_shun_sheng·2023-10-13 19:26

自动化测试软件工具,自动化测试工具AutoRunner

官方版查看2.4.530.1830官方版查看2.0.1官方版查看产品可以对以下类型对象进行GUI功能性测试：1Windows类型对象，一般为用C++/Delphi/VB/VFP/PB/.NetForm等技术开发的桌面程序
weixin_39611047·2023-10-13 19:54

DDR3驱动原理与FPGA实现（一、DDR的基本原理）

转自：https://www.cnblogs.com/liujinggang/p/9782796.html一、存储器分类存储器一般来说可以分为内部存储器(内存)，外部存储器(外存)，缓冲存储器(缓存)以及闪存这几个大类。内存也称为主存储器，位于系统主机板上，可以同CPU直接进行信息交换。其主要特点是：运行速度快，容量小。外存也称为辅助存储器，不能与CPU之间直接进行信息交换。其主要特点是：存取速度
liang_xianhui·2023-10-13 19:50

（转载）DDR3驱动原理与FPGA实现

RAM简介RAM(RandomAccessMemory)随机存储器。存储单元的内容可按需随意取出或存入，且存取的速度与存储单元的位置无关的存储器。这种存储器在断电时将丢失其存储内容，故主要用于存储短时间使用的程序。按照存储信息的不同，随机存储器又分为静态随机存储器（StaticRAM,SRAM)和动态随机存储器（DynamicRAM,DRAM)。静态随机存储器SRAM（StaticRAM）不需要刷
evlpr8·2023-10-13 19:50

免费AutoRunner自动化测试工具

产品可以对以下类型对象进行GUI功能性测试：1Windows类型对象，一般为用C++/Delphi/VB/C#等技术开发的桌面程序。2IE网页对象，一般性的网站，比如大的门户类网站。
iteye_13993·2023-10-13 19:18

AutoRunner 功能自动化测试项目实训之认识自动化测试工具AutoRunner（二）

该测试工具具有如下功能：1.1、Windows类型对相测试，一般为以VB/C、C++、Delpin等技术开发的桌面应用程序。1.2、IE网页对象测试，一般性的网站，比如大的门户网站。
small but strong·2023-10-13 19:46

基于VerilogHDL的学号显示

基于VerilogHDL的学号显示一、准备工作：环境软件：quartusII9.0编写语言：VerilogHDL开发板：CycloneIIFPGA2C70二、功能要求：1）用八个数码管显示；2）学号按照
C_xiaoyaodong·2023-10-13 18:09

MVVM开发模式介绍

什么是MVVM1.2、为什么要使用MVVM1、MVVM1.1、什么是MVVMMVVM（Model-View-ViewModel）是一种软件设计模式，由微软WPF（用于替代WinForm，以前就是用这个技术开发桌面应用程序的
死磕的斯坦张·2023-10-13 15:03

ABeam Recruiting | ABeam旗下艾宾信息技术开发（上海）有限公司 2023届校招正式开启

招聘职位SAP咨询顾问1职位要求：▪日语水平N1及以上,英语6级及以上，良好的听说读写能力；▪专业不限，理工科为佳；▪对ERP咨询行业有浓厚的兴趣，优秀的学习能力。工作内容：▪作为SAP咨询/运维顾问为全球，特别是日本和本土客户提供包括从流程优化，问题解决到运营维护的整套方案。培训安排：2~3个月软技能以及专业知识技能培训。SAP开发工程师2职位要求：▪本科及以上学历，计算机/软件/信息管理/数学
陵门检录·2023-10-13 14:04

ABeam Recruiting | ABeam旗下艾宾信息技术开发（大连）2023届校招正式开启

2023校园招聘艾宾信息技术开发（上海）有限公司大连分公司职位介绍SAP咨询顾问职位要求：•日语水平N1及以上,英语6级及以上，良好的听说读写能力•专业不限，理工科为佳•对ERP咨询行业有浓厚的兴趣，优秀的学习能力工作内容
陵门检录·2023-10-13 14:04

ABeam Recruiting | ABeam旗下艾宾信息技术开发（西安） 2023届校招资讯大放送

ABeamTIURCER招聘艾宾信息技术开发（西安）有限公司BuildBeyondAsOne软件开发工程师招聘人数：2人职位要求1.计算机软件/数学等相关理工类专业本科及以上毕业生。
陵门检录·2023-10-13 14:34

ABeam Recruiting | ABeam旗下艾宾信息技术开发（上海）2024届校招正式开启

艾宾信息技术开发（上海）2024校园招聘2023.10招聘职位JobVacancy初级顾问职位要求：•2024届应届毕业生，本科及以上学历。
陵门检录·2023-10-13 14:25

RPA+LCAP怎么就成了数字化转型的加速器？

技术开发者远离业务，业务人员不懂软件开发；技术架构复杂且数据孤岛林立，业务应用开发周期冗长；企业先期投入巨大，而定制化开发能力低，您的数字化转型是否也面临这一系列挑战？
趣味科技v·2023-10-13 11:54

技术解析：一文看懂 Anolis OS 国密生态

编者注：本文系两位演讲者整理，他们在2021年阿里云开发者大会的「开源操作系统社区和生态分论坛」上带了分享，演讲主题为《国密技术开发与实践》。为国内的基础软件生态添砖加瓦。
阿里云技术·2023-10-13 08:54

FPGA面试题（2）

一.同步复位和异步复位同步复位：当clk有效时，复位才有效。优点：有利于时序分析，防止毛刺现象出现。缺点：复位信号必须大于时钟周期，大部分逻辑器件中D触发器都只有异步复位端口，需要在寄存器数据输入插入组合逻辑，需要考虑组合逻辑延迟因素。异步复位：复位信号与clk无关，只与自身输入信号有关。优点：无需插入组合逻辑，省资源，设计相对简单。缺点：可能不满足建立时间和保持时间要求，容易出现亚稳态，易受毛刺
Álegg xy.·2023-10-13 05:53

FPGA面试题（6）

组合逻辑中：case语句分支不完整；case语句中没有default组合逻辑中：always语句中用if但没有else二.FPGA和C语言有什么联系？Verilog与C语言的区别？
Álegg xy.·2023-10-13 03:40

FPGA面试题（7）

一.解释一下SPI的四种模式01时钟极性CPOL空闲状态为低电平空闲状态为高电平时钟相位CPHA在第一个跳变沿采样在第二个跳变沿采样模式CPOLCPHA描述模式000sclk上升沿采样，sclk下降沿发送模式101sclk上升沿发送，sclk下降沿采样模式210sclk上升沿发送，sclk下降沿采样模式311sclk上升沿采样，sclk下降沿发送我们常用的是模式0和模式3模式0：CPOL=0：空闲
Álegg xy.·2023-10-13 03:07

Spring Cloud 微服务网关GateWay

SpringCloudGateway是Spring官方基于Spring5.0，SpringBoot2.0和ProjectReactor等技术开发的网关，旨在为微服务架构提供一种简单而有效的统一的API路由管理方式
CHENFU_JAVA·2023-10-13 03:31

数字IC/FPGA面试宝典--经典60道例题详解

1.关于亚稳态的描述错误的是（A）A、多用几级寄存器打拍可以消除亚稳态。B、亚稳态是极不稳定的，理论上来讲处在亚稳态的时间可以无限长。C、亚稳态稳定到0或者1，是随机的，与输入没有必然的关系。D、如果数据传输中不满足触发器的建文时间Tsu和保持时间Th，可能产生亚稳态。解析：亚稳态无法消除，只能尽量避免。2.下列关于综合的说法哪项是不正确的（B）A.综合（Synthesis）简单地说就是将HDL代
上园村蜻蜓队长·2023-10-13 03:26

v3学院FPGA/IC设计笔试面试题解析

前言内容来源：https://www.bilibili.com/video/BV1zv411J7hiday11.选C2.选ATPLH是低变高，TPHL是高变低；震荡周期就是：从起始点开始算，又震荡到起始点。两个反相器，相当于没变；5个0.2nsday21.
杰之行·2023-10-13 03:56

FPGA/数字IC实用笔试面试刷题汇总

波形对比比较好用，全部是Verilog编程，适合初学者锻炼代码编程能力（题目全是英文版的）；https://hdlbits.01xz.net/wiki/Main_Page（2）牛客刷题：Verilog刷题，加上FPGA
DengFengLai123·2023-10-13 03:54

FPGA数字IC的Verilog刷题解析基础版03——奇偶校验（奇偶检测）

1.题目用verilog实现对输入的32位数据进行奇偶校验，根据sel输出校验结果（sel=1输出奇校验，sel=0输出偶校验）。`timescale1ns/1nsmoduleodd_sel(input[31:0]bus,inputsel,outputcheck);//*************code***********// //*************code***********//en
DengFengLai123·2023-10-13 03:54

FPGA/数字IC秋招笔试面试005——CDC跨时钟域处理（2022届）【多bit】【异步FIFO】【握手】

多bit跨时钟域（大疆2020数字芯片）下列关于多bit数据跨时钟域的处理思路，错误的有（）A.发送方给出数据，接收方用本地时钟同步两拍再使用；B.发送方把数据写到异步fifo，接收方从异步fifo里读出；C.对于连续变化的信号，发送方转为格雷码发送，接收方收到后再转为二进制；D.发送方给出数据，发送方给出握手请求，接收方收到后回复，发送方撤销数据。答案：A解析：多bit跨时钟域不能简单使用打两拍
DengFengLai123·2023-10-13 03:53

2020年vivo数字IC设计/芯片设计笔试题解析（1）

PDF版可在【FPGA探索者】公众号回复【vivo笔试1】获取。
DengFengLai123·2023-10-13 03:53

FPGA/数字IC秋招笔试面试003——FSM有限状态机、三段式状态机（2022届）

状态机的编码风格包括一段式、两段式和三段式，下列描述正确的是（）A、一段式寄存器输出，易产生毛刺，不利于时序约束；B、二段式组合逻辑输出，不产生毛刺，有利于时序约束；C、三段式寄存器输出，不产生毛刺，有利于时序约束；D、所有描述风格都是寄存器输出，易产生毛刺，有利于时序约束。答案：C解析：（1）一段式：一个always块，既描述状态转移，又描述状态的输入输出，当前状态用寄存器输出；（2）二段式：两
DengFengLai123·2023-10-13 03:23

FPGA/数字IC秋招笔试面试004——FSM有限状态机（Moore 型、Mealy 型）（2022届）

（单选）实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的______。A.状态数目更多B.状态数目更少C.触发器更多D.触发器更少答案：B解析：（1）Mealy型：输出信号不仅取决于当前状态，还取决于输入；（2）Moore型：输出信号只取决于当前状态；Mealy型比Moore型输出超前一个时钟周期，Moore型比Mealy多一个状态。实现相同的功能时:Mealy型比Moor
DengFengLai123·2023-10-13 03:23

数字IC/FPGA面试题目合集解析（一）

数字IC/FPGA面试题目合集解析（一）题目概述题目1，计算题2，计算题3，选择题答案与解析1，计算题2，计算题3，选择题题目概述1，计算题：计算该触发器等效的建立保持时间（西安某Fabless面试笔试题
ty_xiumud·2023-10-13 03:52

基于区块链的 APP 数量已经超 1000 个，区块链3.0将走向何方

几乎所有这些DApp的Web移动解决方案都基于区块链技术开发。区块链技术最初只是比特币的底层技术一种相对简单的系统，其功能有限，人们还需要在它上面加上多层其它的协议才能打造出一个实用平台出来
坐沙发上吧·2023-10-13 00:37

云剪辑解决方案，支持云端剪辑私有化部署

然而，视频制作技术开发部署的成本和复杂性却让许多企业望而却步。为了解决这个问题，美摄科技推出了云剪辑解决方案，这是一款专为企业设计的高效视频剪辑技术服务。
美摄科技·2023-10-13 00:04

简易DDS信号发生器记录

简易DDS信号发生器学习资料：野火升腾Pro《FPGAVerilog开发实战指南——基于XilinxArtix7》2021.11.161.理论知识DDS是直接数字式频率合成器（DirectDigitalSynthesizer
yan__sha·2023-10-12 22:17
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