UVM 第7页

IC验证面试-UVM/SV 1-10

1.AHBSRAMC主要做了哪些事情？一般从三个维度来回答，首先是待测设计的top结构，其次是数据流图，最后是主要功能。（1）AHBSRAMC是挂接在AHB总线上的，AHB的slave，里面包含SRAMcontroller和八个SRAM颗粒。（2）它主要完成总线的读写请求，AHBmaster发出写的命令，SRAMC控制器收到后，将其从AHB时序转换为SRAM时序，然后发给SRAM，将数据写入，AH

验证攻城狮·2022-09-15 09:22

【python脚本】用于生成简单握手接口与自测环境的gen_uvm_agent脚本

前言由于后续的工作需要，大概率会进行一些验证的工作，因此我非常机智的先把gen_uvm_agent脚本写好。

尼德兰的喵·2022-09-06 13:20

uvm1.1从test设置uvm_config_db sequence到main_phase default_sequence时报告错误

现象1描述：UVM_INFO@0:reporter[UVMTOP]UVMtestbenchtopology:NameTypeSizeValueuvm_test_topsw_case0-@463sw_envswitch_env

renzao_ai·2022-08-23 17:44

UVM项目实战3

学习目标UVM项目实战3学习内容1.断言是用来与设计功能和时序做比较的属性描述2.断言分类：立即断言（非时序的、执行时如同过程语句、可以在initial/always过程块或者task/function

羽翼丶·2022-07-20 13:18

数字IC书籍/文档推荐,持续更新ing

2020/7/20:...验证书籍/文档：1、SystemVerilog验证:测试平台编写指南2、UVM实战3、芯片验证漫游指南-从系统理论到UVM的验证全视界4、SystemVerilogAssertions

数字芯片实验室·2022-06-29 10:54

【数字IC精品文章收录】近500篇文章|学习路线|基础知识|接口|总线|脚本语言|芯片求职|安全|EDA|工具|低功耗设计|Verilog|低功耗|STA|设计|验证|FPGA|架构|AMBA|书籍|

硬件描述语言(Verilog)3.3linux操作系统3.4C语言3.5微机原理3.6汇编语言3.7计算机组成原理3.8计算机体系架构3.9STA静态时序分析3.10SystemVerilog3.11UVM3.12SVA3.13

myhhhhhhhh·2022-06-29 10:47

5月12日最新消息, NVIDIA开源内核模块

GPU内核模块开源发布，基于GSP驱动架构这将包含下面的模组:nvidia.konvidia-modeset.konvidia-uvm.konvidia-drm.konvidia-peermem.koNVIDIA

扫地的小何尚·2022-05-14 07:58

【UVM避坑】记录UVM/SV使用过程中遇到的问题

问题索引◼uvm_hdl_force失败，force失败◼成功解决uvm_hdl_force问题：YoumaynothavesufficientPLI/ACCcapabilitesenabledforthatpath

MangoPapa·2022-03-06 07:06

UVM源码解读，UVM-1.2 code review notes

uvm-1.2源码学习声明：作者主页：【MangoPapa的CSDN主页】。⚠️本文首发于CSDN，转载或引用请注明出处【点击查看原文】。⚠️本文为非盈利性质，目的为个人学习记录及知识分享。

MangoPapa·2022-03-06 07:05

UVM---seq/sqr/driver

UVM的seq/sqr/driver是紧密相连的，从user的角度来看，有一套common的模板，user就只管用就行了。

li_li_li_1202·2022-02-23 11:20

sequence启动的三种方式

li_li_li_1202·2022-02-22 15:05

UVM中最基础，也最常用的几个知识点

1.为什么在TOP里面uvm_config_dbset的时候都需要用到uvm_test_top，它针对不同的case产生的实例名字是一样的吗？是一样的。

小可爸爸·2022-02-11 22:29

VCS仿真运行命令

+tc=+seed=-cmassert+ntb_solver_array_size_warn=20001+vcs+lic+wait-assertnopostproc+UVM_VERBOSITY=UVM_MEDIUM-cmline

Poisson_Lee·2022-02-05 07:11

UVMC学习笔记四：在SystemC/C++ layer的信息汇报控制

如果未指定，则拓扑打印将从uvm_top开始。可以使用通配符(*和)指定多个组

·2021-10-26 11:22

UVMC学习笔记三：在SystemC/C++作用域实现UVM factory操作

前言UVMC提供了一组API可用于在SystemClayer对UVM的组件factory进行访问操作，用于层次打印，组件重载，调试，以及打印重载类型等等组件打印：uvmc_print_factory()

·2021-10-26 11:22

UVMC学习笔记一：phase同步控制

引言UVMC实现了UVMSystemVerilog环境与SystemC环境之间的同步控制，在systemC部分通过特定的API实现对UVM的phase的精确同步UVMC在systemClayer的同步主要通过三个

·2021-10-26 11:21

第七章 UVM中的寄存器模型

（2）uvm_reg_field：寄存器模型的最小单位。uvm_reg：比uvm_reg_field高一个级别。一个寄存器至少包含一个uvm_reg_field。uvm_reg_blo

Shankssss·2021-06-26 23:20

第五章 UVM验证平台的运行

5.1phase机制UVM中的phase（1）UVM中的phase，按照其是否消耗仿真时间（$time打印出的时间）的特性，可以分成functionphase和taskphase。

Shankssss·2021-06-15 08:50

第二章一个简单的UVM验证平台

验证平台的组成2.2只有driver的验证平台2.2.1最简单的验证平台classmy_driverextendsuvm_driver;functionnew(stringname="my_driver",uvm_componentparent

Shankssss·2021-06-11 11:13

第四章 UVM中的TLM1.0通信

（2）在UVM中，只有IMP才能作为连接关系的终点。如果是PORT或者EXPORT作为终点，则会报错。（3）UVM还有两种特殊的端口：analysis_port和analysis_export。(a

Shankssss·2021-06-11 09:05

UVM概述及uvm_component和uvm_object(一)

blog.csdn.net/qq_31935691/article/details/60370395【嵌牛导读】我前面有篇文章详细讲述了芯片验证行业的黄金时间以及到来了，你如想要从事芯片验证工作或了解芯片验证，那么UVM

熊子豪·2021-06-08 02:41

笔记：路科V0第4节——SV及UVM概述

SystemVerilog是IEEE1364-2005Verilog标准的扩展。此扩展既包含了用来实现可综合设计的设计语言特性，也包含了用来对大型设计做验证的验证语言特性。硬件描述验证语言（HDVL，HardwareDescriptionandVerificationLanguage)。接口(interface)，面向对象特性(class&package)，约束随机(constrainedrand

黄昏时分·2021-05-03 20:52

002_uvm_ralgen_ug(Understanding the Generated Model)

每个field对应一个uvm_ral_field类的实例。

500强低级工程师·2021-05-03 10:30

virtual interface连接

通过uvm_config_db::set和vm_config_db::get将input_if和vif连接起来，这样vif_data相当于和input_if连起来；importuvm_pkg::*;`include"my_if.sv

constant007·2021-05-02 01:12

[uvm]分而治之（Hierarchical Sequences），处理复杂事物的绝对准则

而在UVM验证环境中最复杂的就是不同场景的激励生成，所以对sequence的控制会决定测试用例构造和

黄埔数据分析·2021-05-01 13:23

分而治之（Hierarchical Sequences），处理复杂事物的绝对准则

而在UVM验证环境中最复杂的就是不同场景的激励生成，所以对sequence的控制会决定测试用例构造和

数字芯片实验室·2021-05-01 12:08

uvm覆盖率收集常用工具

简介可通过-cm_hier配置文件来控制覆盖率收集范围CoverageMetrics覆盖指标：-cmvcs使用编译选项-cm(line+cond+tgl)生成simv.vdb文件夹，仿真选项中使用-cm(line+cond+tgl)，会在simv.vdb/snps/coverage/db/testdata/your_cm_name下产生覆盖率xml文件；-cm_name编译选项or仿真选项-cm_

验证cc·2021-04-05 14:23

快速DUT验证

sometimes,自己写了块RTL，想快速地输入激励看一下结果；根据UVM的套路一步步的搭建看来是太费劲了；本文就给出了一种简单方法，可以快速简单的给出激励；1RTL本文的DUT如下，file名字test_md.v

sarai_c7eb·2021-03-16 11:35

UVM结构篇总结

UVM结构篇之一：组件家族uvm_scoreboard从名字来看，uvm_scoreboard担任着同SV中介绍的checker一样的功能，即进行数据比对和报告。

黄埔数据分析·2021-02-08 19:13

ubuntu下UVM的编译及首个程序的验证

准备UVM标准库文件，网上版本较多，我们以uvm-1.1d版本为例进行说明。

programmer_guan·2021-02-02 21:40

uvm_primer ch13 uvm_env

uvm_primerch13uvm_envrandom_test()和add_test()三种实现方式的对比最差的结构好一点的结构最优结构将激励从component中独立出来；overridefactory

黄埔数据分析·2021-01-23 17:54

计算机组成原理：最详细笔记！

小编最开始，是学习的数字电路、verilog、systemverilog、UVM，为了巩固前面所学，做了AHB2APB、AHB2SRAM、APB2UART的设计或验证（看完这门课，发现以前的sram片选信号等疑惑都不是疑惑

杰之行·2021-01-21 14:44

数字IC设计与数字IC验证哪个好？

所以有了现在比如说大家知道的类似于UVM这种验证方法学，对吧？他们很多验证的组件都封装，便于大家去进行一些验证的工作。所以它反而在coding的能力上，就是软件coding能力，这

糖果味的Smile·2020-12-04 14:29

UVM的基本教程

文章目录一、基本介绍二、在实践中学习1.接口interface2.待测设计DUT3.传输数据包transaction4.序列sequence5.序列器sequencer6.驱动器driver7.监视器monitor8.代理agent9.记分板scoreboard10.仿真环境env11.测试用例test12.顶层top13.参考模型referencemode和直接编程接口（DPI）14.简单的ma

hh199203·2020-12-01 14:31

数字IC验证学习笔记_1. 验证介绍

数字IC验证学习笔记1.验证介绍1.1验证介绍1.2Systemverilog介绍1.3UVM介绍1.1验证介绍(1).验证概念主要用来证明设计功能正确，并且符合设计功能描述的流程(2).验证平台激励发生器

爱吃山楂的格格wu~·2020-11-06 23:10

UVM笔记

一、UVM基本概念验证计划功能覆盖率，结构覆盖率模块机/芯片级/系统级白盒/灰盒/黑盒二、构建简化的UVM平台简化的UVM平台只有masteragent2.1、创建transaction2.2、创建sequence

dullhero·2020-10-04 12:35

2020大疆FPGA/芯片开发工程师（B卷）笔试题（含详解）

**一、单选题1.在UVM和SystemVerilog的基础知识中，描述错误的是（B） A、如果某个操作消耗仿真时间，那么这个操作不能定义在function中。

Mr.翟·2020-09-16 08:44

【UVM】parameterized classes

SystemVerilogusesa“#”signtolisttheParameternamesinaClassHeadertodefineaGenericClass.WhenwespecifyadefaultParameterinaClassHeader,wedon’thavetoprovideanOverridesforthatParameterwhenreferencingthatClass

lbt_dvshare·2020-09-14 19:27

NVIDIA显卡驱动未加载问题——未完全解决

lsmod|grep-invidia发现没有nvidia的内核模块，手动加载sudomodprobenvidia_352_uvm运行nvidia-smi报告没有显卡驱动ls/dev/nvidia*没有设备网上搜索发现一个

laterjun·2020-09-13 23:01

UVM使用双顶层的用法

在UVM中，我们一般都是使用单顶层的模式。也就是只有一个uvm_test_top顶层，然后下面有env，env下面有agent等。

weiqi7777·2020-09-13 20:48

想查看SystemVerilog和UVM提示和小技巧吗？

20200429SystemVerilog的静态方法前言在我的上一篇博客中，你已经学习了如何创建具有静态属性的类。这类变量的作用类似于全局变量，因为无论你创建多少个对象，都仅存在一个副本。这篇展示了如何创建访问那些静态属性的方法。方法任何类方法都可以读取和写入这些静态属性，就像动态属性一样。但是，如果将方法声明为静态方法，则可以调用该方法而无需构造对象。以下示例是带有静态方法的Thing类，用于打

路科验证·2020-09-13 19:58

UVM平台结构及每个组件的作用

图UVM验证平台UVM的基本元素(建模方法)有：uvmobject,uvmcomponent,uvmfactory,uvmTLM,Messageservice,configur

谷公子·2020-09-13 18:35

UVM-1.1d dpi文件夹

uvm_dpi.cc链接uvm_dpi.svh链接uvm_hdl.c链接uvm_hdl.svh链接uvm_regex.cc链接uvm_regex.svh链接uvm_svcmd_dpi.c链接uvm_svcmd_dpi.svh

谷公子·2020-09-13 18:04

UVM中run phase和main phase区别

run_phase和mainphase都是taskphase，且是并行运行的，后者称为动态运行(run-time)的phase。如果想执行一些耗费时间的代码，那么要在此phase下任意一个component中至少提起一次objection，这个结论只适用于12个run-time的phase。对于run_phase则不适用，由于run_phase与动态运行的phase是并行运行的，如果12个动态运行

谷公子·2020-09-13 18:03

System Verilog验证第十一章笔记 - 完整的验证平台

SystemVerilog和UVM搭建验证平台机制分析用SystemVerilog搭建完整的验证环境，核心在于运用回调函数和蓝图模式，可以说是callback机制和blueprint机制。

endkillerym·2020-09-13 17:30

[UVM]RAL Test中VMM类型转换到UVM类型的脚本

RALTest中VMM类型转换到UVM类型的脚本前言：本文主要介绍IMMRegisterType向UVM转换的方法，可以用脚本实现。

gsithxy·2020-09-12 19:16

centos7安装cuda-8.0报错modprobe: FATAL: Module nvidia-uvm not found.

centos7上cuda-8.0驱动安装失败的解决方案曾几何时，在centos7机器上插NVIDIATitanX的卡，按官网教程(https://developer.nvidia.com/cuda-downloads)一键安装cuda-8.0一切顺利InstallationInstructions:`sudorpm-icuda-repo-rhel7-8-0-local-8.0.44-1.x86_6

yijuan_hw·2020-09-12 08:10

Grady-Wang·2020-09-11 11:03

FPGA设计—UVM验证篇(1) Hello world

——题外话这里就不赘述UVM为何物了，做了半年多的FPGA设计验证工作，按需求一直是用VHDL编写测试程序，最近看了几天UVM验证方法学的书，感觉这是一种很好的验证工具，现在开始UVM的学习，于是准备用

wyf100·2020-08-25 00:39

callback源码分析——callbacks

uvm的callback必须是提供者有预见性的留一些方法在function前后，这样在使用的时候，进行遍历调度即可设计者，需要从uvm_callback定义一个基类，只定义function原型，定义一个

ahr7882·2020-08-23 23:53

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