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VERILOG
Verilog
实现RAM(7-异步双口SRAM：原理、实现、仿真、分析)
在之前的工作中，我们对常见存储器件进行了名词扫盲，通过调用IP核实现了简单的单端口同步读写SRAM、通过
Verilog
实现了单端口同步读写SRAM、单端口同步写，异步读SRAM、单端口异步读写SRAM，
CLL_caicai
·
2025-04-18 13:06
数字IC基础
#
verilog
fpga
sram
Verilog
：LED呼吸灯
模块接口说明信号方向描述clk输入系统时钟（100MHz，周期10ns）rst_n输入低电平有效的异步复位信号led_en输入总使能信号（1=开启呼吸灯，0=关闭）speed_en输入呼吸速度调节使能信号speed[2:0]输入呼吸速度分级（0-7对应8级速度，0最慢，7最快）led输出即PWM输出（受led_en控制）模块代码：/*呼吸灯模块例化led_breath#(.STEP(1))led_
W以至千里
·
2025-04-17 15:42
Verilog
fpga开发
TOY CPU的
Verilog
实现
//=============================================//TOYCPU-简易教学用CPU//功能特性：//8位数据总线，12位地址总线//8个通用寄存器（R0-R7）//基础指令集（15条指令）//单周期设计//=============================================//---------------------------
NurDroid
·
2025-04-17 11:14
fpga开发
基于Matlab和
verilog
实现任意频率DDS输出功能
文章目录前言一、Matlab实现任意频率dds波形输出二、
verilog
实现三、输出图示前言本章主要跟大家介绍如何生成音频数据，我们借助Matlab生成一段音频，再通过
verilog
实现输出；这里的DDS
junpingc
·
2025-04-16 17:14
基于FPGA相关协议介绍和实现
matlab
fpga开发
开发语言
数字集成电路中时延不可综合与时间单位介绍
问题引出：
verilog
中连续赋值延时语句中的延时，用于控制任意操作数发生变化到语句左端赋予新值之间的时间延时。时延一般是不可综合的。
夜雨听萧瑟
·
2025-04-15 18:48
硬件语言
fpga开发
【
verilog
】[HDLbits] //Circuits://Sequential Logica://＜Shift Registers＞+＜ more circuts ＞
目录目录5-bitLFSR3-bitLFSR32-bitLFSRShifitregisterShifitregisterShifitRegister5-bitLFSRAlinearfeedbackshiftregisterisashiftregisterusuallywithafewXORgatestoproducethenextstateoftheshiftregister.AGaloisLFS
吟游诗人—咣当
·
2025-04-15 18:47
fpga开发
FPGA 36 ，
Verilog
中的 repeat 语句，从基础到实战应用（
Verilog
：repeat、#10、$display$、integer、forever ）
时钟信号生成3.2计数器实现3.3数据生成与测试四、注意事项与限制4.1不可综合性4.2延迟语句的影响4.3表达式要求五、总结与建议5.1核心要点5.2使用建议六、关键字提取七、本文总结八、更多操作前言在
Verilog
北城笑笑
·
2025-04-14 13:06
fpga开发
fpga
基于FPGA的数字钟设计
Verilog
代码VIVADO仿真
名称：基于FPGA的数字钟设计
Verilog
代码VIVADO仿真（文末获取）软件：VIVADO语言：
Verilog
代码功能：数字钟设计仿真clk_div模块Testbench仿真图x8seg模块Testbench
hudezaiwu
·
2025-04-11 14:23
fpga开发
ise
verilog
多模块编译_如何使用ISE高效开发
Verilog
项目（新手）
高效开发
Verilog
HDL项目V1.0@2014.11.22作者：刘乾@北航计算机学院免责声明这份文档完全是依据作者在实际项目开发中总结出的经验撰写而成的。本文档仅供参考。
weixin_39822923
·
2025-04-11 14:52
ise
verilog多模块编译
模块化设计数字时钟
Verilog
代码Quartus仿真
名称：模块化设计数字时钟
Verilog
代码Quartus仿真（文末获取）软件：Quartus语言：
Verilog
代码功能：模块化设计数字时钟设计数字钟，要求如下：1、23:01:3324小时制整个数字钟端口列表
FPGA代码库
·
2025-04-11 14:50
fpga开发
【数字系统】LED动态显示模块设计：数据输入/动态显示/按键信号转换 Quartus II 环境/
Verilog
HDL语言/编程+仿真+开发板/FPGA/CPLD/EDA
一、实验目的1.学习理解LED动态显示的工作原理2.进一步掌握
Verilog
HDL层次化的设计方法。3.掌握
Verilog
HDL行为级描述与结构化描述方法。
StormBorn_
·
2025-04-11 14:50
数字系统设计
fpga
fpga/cpld
verilog
硬件
芯片
DP扰码模块
verilog
仿真
在DisplayPort1.4协议中，为了减少EMI，在8B/10B编码之前，需进行扰码Scramble。扰码用到了16-bitLFSR，表达式如下。 LFSR每移位8个bit后，用最高有效8位以相反的位顺序与一个字节数据进行异或从而实现数据加扰/解扰。如果数据是K码，则不进行异或，直接输出K码数据。 具体实现框图如下图。 当数据为SR符号（K28.0）时，需对LFSR进行复位，复位后寄
cjie221
·
2025-04-11 13:47
仿真
fpga开发
图像处理
verilog
移位运算符 说明_
Verilog
学习----运算符、结构说明语句
1.运算符逻辑运算符&&//逻辑与、||//逻辑或、！//逻辑非；&&、||为双目运算符，！为单目运算符；逻辑运算符&&和||的优先级低于关系运算符，！高于算术运算符；为了提高程序的可读性，明确表达各运算符之间的关系，建议使用括号；关系运算符/小于、>//大于、=//大于或等于；进行关系运算时如果声明的关系是假的，则返回0；所有的关系运算符有相同的优先级别，低于算术运算符的优先级别；等式运算符==
perceptions show
·
2025-04-10 16:04
verilog
移位运算符
说明
1、
verilog
语法——模块的结构
目录前言一、什么是模块二、模块的内容1.I/O声明的格式2.内部信号的声明3.功能定义三、模块的调用（例化）要点注意前言本次的学习内容是
verilog
的基本设计单元：模块（module）一、什么是模块模块
拿铁男孩-713
·
2025-04-10 16:03
verilog基础语法
fpga开发
#SVA语法滴水穿石# （004）关于 ended 和 triggered 用法
在System
Verilog
断言（SVA,System
Verilog
Assertions）中，ended是一个用于序列（sequence）的关键字，它表示某个序列（sequence）在特定时间点已经成功匹配
那么菜
·
2025-04-10 15:56
SVA
SVA
实现8-3优先编码器并在七段数码管上显示
1.编写
verilog
代码命名为encode83_module.v。
xiaoleiyinya
·
2025-04-10 11:59
linux
c++
github
ubuntu
硬件架构
fpga开发
#SVA语法滴水穿石# （005）关于 问号表达式（condition ? expr1 : expr2）
在System
Verilog
断言（SVA）中，问号表达式（condition?expr1:expr2）的语法和逻辑与C语言的三元条件运算符完全一致。
那么菜
·
2025-04-10 03:08
SVA
SVA
HDLBits练习答案（持续更新）
HDLBits练习答案1.GettingStarted2.
Verilog
Language2.3Modules:Hierarchy2.3.5Modulesandvertors2.3.6Adder12.3.7Adder22.3.8Carry-selectadder2.3.9Adder-subrtactor2.4Procedures2.4.1Alwaysblock12.4.2Alwaysblock22
s597889906
·
2025-04-09 11:46
fpga开发
硬件工程
verilog
Verilog
：HDLBits刷题-组合逻辑-基本门电路
前言这是我第二次刷HDLBits的题，第一次是刚接触FPGA时，为了快速入门
Verilog
，第一次刷题跟着B站视频刷的，但是现在发现没有很大的用处，个人感觉还是有一点
Verilog
基础后，再来刷HDLBits
崽崽今天要早睡
·
2025-04-09 10:44
#
▶HDLBits
fpga开发
手把手教你学
verilog
（三）--搭建
Verilog
的开发环境
目录选择工具安装步骤1.下载并安装仿真工具2.获取许可证3.配置环境变量4.安装综合工具（可选）5.设置IDE（如果适用）测试环境注意事项搭建
Verilog
的开发环境涉及到几个关键步骤，包括选择合适的硬件描述语言
小蘑菇二号
·
2025-04-09 00:38
手把手教你学
Verilog
fpga开发
HDLBits练习-12小时时钟
前言最近在用HDLBits开始学习
verilog
，做了一百道出头的题了，遇到这个12小时时钟的题比较有意思，题目地址是https://hdlbits.01xz.net/wiki/Count_clock。
「已注销」
·
2025-04-08 23:03
verilog
fpga开发
#SVA语法滴水穿石# （003）关于 sequence 和 property 的区别和联系
在System
Verilog
Assertions(SVA)中，sequence和property是两个核心概念，它们既有区别又紧密相关。
那么菜
·
2025-04-08 18:03
SVA
SVA
小白速通：
Verilog
流水线实现及时序分析
：时钟频率为50MHz数据1:a=10,b=20,c=30,d=40,e=2数据2:a=5,b=15,c=25,d=35,e=3数据3:a=8,b=12,c=16,d=24,e=4流水线效率分析题目：
verilog
千歌叹尽执夏
·
2025-04-07 10:33
FPGA
fpga开发
#SVA语法滴水穿石# （013）关于 disable iff、matched 、expect 的用法
System
Verilog
断言（SVA）中disableiff、matched和expect的语法知识。
那么菜
·
2025-04-07 07:51
SVA
SVA
#SVA语法滴水穿石# （006）关于 `define true 1的用法
在System
Verilog
断言（SVA）中，使用##n是实现固定周期延时的标准方式。
那么菜
·
2025-04-07 07:20
SVA
SVA
#SVA语法滴水穿石# （012）关于 first_match、throughout、within 的用法
我们今天学习，System
Verilog
断言（SVA）中first_match、throughout、within运算符。
那么菜
·
2025-04-07 07:48
SVA
SVA
实验：4级流水线32bits全加器
目录一.实验内容二.实验设计（1）功能描述（2）接口定义（3）逻辑控制三.
verilog
语言流水线代码四.仿真文件一.实验内容本次实验为仿真实验，设计完成后仅需进行行为仿真。
比奇堡咻飞兜
·
2025-04-06 18:51
计算机组成
verilog
流水线
Verilog
流水线设计
一、什么是流水线流水线设计就是将组合逻辑系统地分割，并在各个部分（分级）之间插入寄存器，并暂存中间数据的方法。目的是将一个大操作分解成若干的小操作，每一步小操作的时间较小，所以能提高频率，各小操作能并行执行，所以能提高数据吞吐率（提高处理速度）。二、什么时候用流水线设计使用流水线一般是时序比较紧张，对电路工作频率较高的时候。典型情况如下：1）功能模块之间的流水线，用乒乓buffer来交互数据。代价
耐心的小黑
·
2025-04-06 18:49
#
数字IC前端设计基础
#
CPU/SOC
verilog
流水线
芯片
数字电路
fpga开发
高效信号处理利器：
Verilog
256点FFT流水线算法实现
高效信号处理利器：
Verilog
256点FFT流水线算法实现【下载地址】
Verilog
256点FFT流水线算法实现本仓库提供了一个基于
Verilog
的256点FFT（快速傅里叶变换）算法的实现。
霍列领Hector
·
2025-04-06 17:18
硬件描述语言
但是，许多人不知道
Verilog
和VHDL等硬件描述语言。在本文中，我们将讨论硬件描述语言。我们走吧。
算法资料吧！
·
2025-04-06 10:30
硬件
OpenGL(三)着色器语言GLSL
类似于CUDA，但是又没有CUDA通用，又有点像
Verilog
这种硬件描述语言GLSL是一种着色器语言，需要有对应的图形API环境配合，可以使用OpenGL，也可以使用OpenGLES，也可以使用WebGL
战术摸鱼大师
·
2025-04-06 09:53
桌面开发
着色器
利用AC620开发板实现等精度频率计的FPGA设计
使用
Verilog
硬件描述语言，项目分多个步骤实现频率计：从预处理、时钟分频、触发器设计、比较器逻辑到累加和平均计算，最终通过误差校正确保结果的准确性。
西域情歌
·
2025-04-05 21:33
基于
Verilog
的FIR低通滤波器实现及测试（包括Testbench和FPGA）
基于
Verilog
的FIR低通滤波器实现及测试（包括Testbench和FPGA）摘要：本文介绍了使用
Verilog
语言实现FIR低通滤波器的方法，并通过Testbench进行验证。
心之飞翼
·
2025-04-05 21:01
fpga开发
matlab
FPGA——分秒计数器
文章目录一、实验任务二、系统模块三、工程源码四、管脚信息五、运行结果参考资料总结一、实验任务在DE2-115板子上用
Verilog
编程实现一个分秒计数器，并具备按键暂停、按键消抖功能。
Dlrbw
·
2025-04-02 14:51
fpga开发
XILINX ALTERA等FPGA ARINC 429源码IP的
Verilog
实现
FPGAARINC429源码IPFPGA源码IP
Verilog
源码支持XILINXALTERA等ID:345888689169702689芳草街沉静的凉果FPGAARINC429源码IP及其在XILINX
xhLwcuDPSG
·
2025-04-02 02:25
fpga开发
tcp/ip
网络协议
ELEC6234 Embedded Processor Synthesis
ELEC6234EmbeddedProcessorSynthesisELEC6234EmbeddedProcessorSynthesisCourseworkSystem
Verilog
DesignofanApplicationSpecificEmbeddedProcessorIntroductionThisexerciseisdoneindividuallyandtheassessmentis
·
2025-03-31 19:57
后端
在DE2-115板子上用
Verilog
编程实现一个 分秒计数器，并具备按键暂停、按键消抖功能
在DE2-115板子上用
Verilog
编程实现一个分秒计数器，并具备按键暂停、按键消抖功能功能描述1.分秒计数器功能计数器需要显示分钟和秒。每秒钟秒计数器递增一次。每60秒分钟计数器递增一次。
Apple66666666666
·
2025-03-31 16:44
fpga开发
分秒计数器设计（
Verilog
编程）
在DE2-115板子上用
Verilog
编程实现一个分秒计数器，并具备按键暂停、按键消抖功能。设计思路：HEX0和HEX1是秒的个位和十位，HEX2和HEX3是分的个位和十位。
哥谭市情歌王
·
2025-03-31 09:04
fpga开发
#VCS# 关于 +incdir+xxx 编译选项的注意点
一基本功能作用：添加
Verilog
/System
Verilog
`include文件的搜索路径语法：+incdir+特点：可以指定多个路径，路径之间用+分隔二使
那么菜
·
2025-03-30 00:16
VCS
杂记
VCS
FPGA学习记录 第一天
第一天首先是vscode中
verilog
开发环境的搭建：环境配置下载：https://pan.baidu.com/s/14GYb4Cm1revUFfAR3OHdPw提取码：3ler搭建开发环境参考b站教程
Hanying_5
·
2025-03-29 23:15
fpga开发
vscode
查找表实现三角函数
在
Verilog
中，我们通常不直接使用浮点数，因此可以将正弦值乘以一个大的常数（这里使用10000）并将结果存储为整数。这样可以在不失太多精度的情况下，使用整数运算。
0基础学习者
·
2025-03-27 23:02
BLE
前端
verilog
fpga
fpga开发
笔记
数字ic
Verilog
中寄存器类型（reg）与线网类型（wire）的区别
基本概念与分类1.寄存器类型2.线网类型三、六大核心区别对比四、使用场景深度解析1.寄存器类型的典型应用2.线网类型的典型应用五、常见误区与注意事项1.寄存器≠物理寄存器2.未初始化值陷阱3.System
Verilog
千千道
·
2025-03-27 15:06
FPGA
fpga开发
【icc2实战技巧】轻松玩转read_
verilog
命令：数字后端设计的得力助手
在数字后端物理设计的世界里，每一个命令都像是工具箱中的一把工具，而read_
verilog
命令无疑是其中最基础、最常用的一把。
数字后端物理设计知识库
·
2025-03-26 09:50
icc2命令每日精要
icc2
数字后端
物理设计
#C8# UVM中的factory机制 #S8.2.1# factory 机制重载法则
重载并不是factory机制的发明，前面已经介绍过的所有面向对象的语言都支持函数/任务重载，另外，System
Verilog
还额外支持对约束的重载。只是factory机制的重载与这些重载都不一样。
那么菜
·
2025-03-25 08:11
UVM
基于Step-Mxo2-LCP的3-8译码器
Verilog
代码1：每一个输入代码译成对应输出端的低电平信号，LED1~LED8，输出对应的LED灯为亮/*3-8译码器*/moduledecode3
城里有一颗星星
·
2025-03-23 17:46
FPGA基础模块
fpga开发
fpga
笔记
verilog
中何时使用begin—end
当条件语句（如if,elseif,或者case）后面只有一条语句时，可以直接书写该语句而无需使用begin和end。然而，如果需要执行多条语句，则必须通过begin和end将这些语句组合成一个块状结构。使用begin和end的情况：always@(posedgeclkornegedgereset_n)beginif(!reset_n)begin//这里if下面执行了两句话所以需要再if语句里面再嵌
0基础学习者
·
2025-03-23 16:35
verilog学习
数字ic
verilog
fpga
System
Verilog
：用RISC-V核心对比两种硬件设计语言
最近，一项研究对比了两种硬件描述语言——CHISEL（基于Scala的嵌入式语言）和传统的System
Verilog
，它们分别实现了同一款RISC-V核心（SweRV-EL2）。以下是关键发现和结论。
iccnewer
·
2025-03-23 04:29
risc-v
设计语言
FPGA实战1-流水灯实验
verilog
1.实验要求（1）设计一个流水灯的实验，实现12位流水灯的依次点亮，（2）流水灯的流转时间是（500ms/2Hz），（3）系统时钟位50MHz，（4）定义12个寄存器ledtemp保存12个状态，（5）寄存器的初始值位12'b0000_0000_0001，（6）当移位到12‘b1000_0000_0000时，ledtemp的值回到12'b0000_0000_0001,2.设计代码//coding/
马志高
·
2025-03-23 01:56
FPGA
fpga开发
单端口和双单口RAM的实现
单端口和双单口RAM的
verilog
实现概念：1单端口：读写数据共用一个地址线，一个时钟沿只能进行读或者写；2伪双端口：写数据和读数据有自己的地址、时钟、读写使能信号；也就是一组端口只能写，一组端口只能读
wangn1633
·
2025-03-18 04:15
Verilog
verilog
FPGA中级项目3——IP核之时钟管理单元
使用
Verilog
代码设计倍频分频等又不可避免的出现毛刺等其他状况，且提升了代码复杂度。
霖00
·
2025-03-17 18:23
fpga开发
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